Kostenkontrolle beim Chipentwurf Die neue Wirtschaftlichkeit der Verifikation

Ein intelligenterer Ansatz bei der Verifikation kann nach Aussage von Manoj Gandhi, Senior Vice President und Geschäftsführer der Verification-Group bei Synopsys, Entwicklerteams helfen, die steigenden Kosten des Chipentwurfs unter Kontrolle zu halten.

Die Fertigung war bislang üblicherweise der dominierende Kostenfaktor, wenn ein neuer Chip auf den Markt gebracht werden sollte. Inzwischen überwiegen der Entwurf und die Verifikation die Fertigungskosten um nahezu zwei zu eins. Chip-Entwickler verbringen ungefähr drei Viertel der Gesamt-Entwicklungszeit mit der Chip-Verifikation, so dass es kaum überrascht, dass die Verifikation den Löwenanteil an den Entwicklungskosten ausmacht. Aber aus welchen Gründen dominiert die Verifikation heutzutage den Entwicklungsprozess?

Wenn Sie einen Chip entwickeln, der sechsmal so komplex ist wie der vorherige, werden Sie wahrscheinlich hundertmal mehr Simulationszyklen benötigen, um ihn zu verifizieren. Dieser exponentielle Anstieg bedeutet, dass der Zustandsraum eines auch nur mittelmäßig komplexen Designs so groß ist, dass es unmöglich ist, eine vollständige Testabdeckung zu erzielen. Verifikation ist ein uferloses Problem, und die Bewältigung der Verifikation – unglaublich harte Verifikationsziele innerhalb begrenzter Budgets und Zeitvorgaben zu erreichen – ist ein entscheidender Prozess, welcher die Gesamt-Wirtschaftlichkeit eines jeden Chip-Entwicklungsprojekts bestimmt.

Aufgrund der Dimension des Problems muss das Ziel sein, intelligenter zu verifizieren. Dies erfordert eine Fokussierung auf Verifikationsaufgaben, die einen hohen Wert haben. Ingenieure müssen Fehler so frühzeitig wie möglich im Entwurfsprozess und mit möglichst geringem Ressourceneinsatz finden.

Den Wert einer Verifikationsaktivität zu messen ist ein schwieriger, aber wichtiger Schritt wenn es darum geht, die Gesamt-Verifikationskosten zu steuern. Einige Studien haben ergeben, dass bei der Verifikationsarbeit von einem Multiplikationsfaktor 10 auszugehen ist – ein Fehler, dessen Behebung auf der RT-Ebene Kosten von 10.000 Dollar verursacht, würde 100.000 Dollar kosten, wenn er sich im Layout niederschlagen würde, und sogar 1 Million Dollar bei Nichtentdeckung bis nach dem Tapeout. Technologien oder Aktivitäten, die die Vermeidung oder zumindest das frühere Auffinden von Fehlern im Entwurfsprozess unterstützen, haben einen hohen Verifikationswert, siehe Abbildung 1.