Device-IP für DesignWare SATA-Lösung von Synopsys

Für die DesignWare-SATA-Lösung von Synopsys ist ab sofort ein Device-IP erhältlich, die neben der Device-, Host- und PHY-IP für 90- und 65-nm-Prozesse auch die Verifikations-IP für SATA-IO-Building-Blocks-Testläufe beinhaltet.

Die IP-Lösung soll die Risiken bei der Integration des SATA-Interfaces in SoC-Designs minimieren sowie Transfer-Geschwindigkeiten von 1,5 und 3,0 GBit/s ermöglichen. Laut der Synopsys-Roadmap soll die Unterstützung für 6,0 GBit/s in Kürze folgen.

Die IP beinhaltet multiple Power-Management-Features, um den Stromverbrauch von Applikationen zu reduzieren. Dank eines definierten, DMA-basierten Software-Programmier-Interfaces können Designer eine optimale System-Performance bei geringen Latenzzeiten und geringem Software-Overhead erreichen.

Der DesignWare SATA-Host-Controller unterstützt »Native-Command-Queuing« und »Asynchronous Notification« für bis zu acht Ports. Der Host-Controller ist außerdem für die als Industrie-Standard eingeführten AHCI-Software-Treiber verifiziert. Diese Treiber vereinfachen die System-Level-Integration. Die SATA-PHY-IP verfügt über Diagnose-Funktionen, die eine »On-Chip-Sichtbarkeit« für die Link-Performance und für ATE-Testvektoren erlaubt.