Prozesstechnologien Designen mit FinFETs

Mit der Einführung von 14-nm und 16-nm-Prozessen werden dreidimensionale Transistorstrukturen auf Basis des FinFET-Konzepts immer mehr zum Standard werden. Das wirkt sich zwangsläufig auch auf die Designmethoden für solche Halbleiterchips aus.

Nach Unterlagen von ARM.

Die Halbleiterindustrie steht vor einer großen Veränderung in der Art, wie ICs hergestellt werden, um die Leistungsfähigkeit und Logikdichte weiter zu erhöhen.

FinFETs in Strukturbreiten von 14 nm und 16 nm bieten eine höhere Leistungsfähigkeit als Planartransistoren der 20-nm-Generation. Dabei wird der Kanal, durch den die Ladungsträger fließen, erhöht, damit das Gate an drei seiner Seiten angebracht werden kann (Bild 1). Dadurch kann das Gate den Strom elektrostatisch besser steuern und es beseitigt die Kurzkanaleffekte, die bei Planartransistoren in Nanometer-Technologie den Leckstrom übermäßig ansteigen lassen und für andere Probleme auf großen Siliziumwafern im Bulk-Prozess sorgen.

Ein weiterer Vorteil dieses mehrseitigen Gates ist der höhere Steuerstrom pro Flächeneinheit als bei Planarbausteinen. Die Höhe des Fin (Bild 1, rechts) erzeugt einen Kanal mit einem größeren effektiven Volumen – und das bei gleicher Gate-Länge. Damit steigt die Leistungsfähigkeit. Dies wiederum sorgt bei einem bestimmten Stromverbrauch für höhere Frequenzen als bei Bausteinen aus Bulk-Prozessen. Die geringere Leistungsaufnahme ergibt sich aus zwei Gründen: Es sind weniger der breiten Standardzellen mit hohem Strombedarf erforderlich, und ein Betrieb mit geringerer Versorgungsspannung bei einem bestimmten Leckstrom ist möglich. Um diese verbesserte Leistungsfähigkeit zu erzielen, müssen allerdings die Designtechniken verändert werden.

Zellenbasierte Standard-Design-Flows sind weiterhin entscheidend für eine IC-Serienfertigung. Die Zellenabstraktion hat den synthesegetriebenen Flow seit mehreren Jahrzehnten untermauert und die Basis für eine hochautomatisierte digitale Schaltkreisimplementierung gelegt. Damit können vergleichsweise kleine Teams Designs mit mehreren Millionen Gattern handhaben. Änderungen der Transistorstruktur und der entsprechenden layoutabhängigen Effekte drohen, die sauberen Schnittstellen zwischen der physikalischen Ebene sowie der Zellen- und Logikebenen des Designprozesses zu durchbrechen. Entwickler sind dann gezwungen, beim Layout des Schaltkreises Funktionen auf unterer Ebene mit zu berücksichtigen. Da aber mehr »Intelligenz« in die Zellenebene eingebracht wird, bleiben die Produktivitätsvorteile der Standard-Zellenabstraktion erhalten. Der FinFET-basierte Prozess bringt dann zusätzlich noch die PPA-Vorteile (Power, Performance, Area) mit sich.