40-nm-FPGAs mit Embedded-Transceivern Datenraten bis zu 8,5 Gbit/s

Transceiver für schnelle Datenübertragung sehen sich Forderungen nach höherer Bandbreite und reduzierter Leistungsaufnahme ausgesetzt sowie harten Vorgaben bezüglich Jitter, Rauschen, BER und Stabilität. Denn I/O-Standards mit Datenraten bis zu einigen Gbit/s kennen kein Pardon. Um alle Anforderungen...

40-nm-FPGAs mit Embedded-Transceivern

Transceiver für schnelle Datenübertragung sehen sich Forderungen nach höherer Bandbreite und reduzierter Leistungsaufnahme ausgesetzt sowie harten Vorgaben bezüglich Jitter, Rauschen, BER und Stabilität. Denn I/O-Standards mit Datenraten bis zu einigen Gbit/s kennen kein Pardon. Um alle Anforderungen zu erfüllen, werden die neuen Transceiver-FPGAs vom Typ Stratix IV-GX mit einem 40-nm-Prozess gefertigt. Daraus resultieren Vorteile für die Architektur, Taktrückgewinnung, End-to-End-Equalization und das Jitter/Rausch-Verhalten.

Die Datenraten für I/O-Bauelemente haben sich zuletzt etwa alle zwei bis drei Jahre verdoppelt. Derzeit arbeiten Transceiver für anspruchsvolle serielle Protokolle mit 5 bis 6 Gbit/s. Beispiele dafür sind CEI/OIF 6G und 2x XAUI (6,25 Gbit/s) für die Netzwerk-Kommunikation, PCIe 2.0 (5 Gbit/s) für Computer-I/O-Busse und SATA III/ SAS II (6 Gbit/s) für Speichernetzwerke. Auf Basis der neuesten 40-nm-Technologie bietet die Core-Logik der Stratix-IV-GX-FPGAs bis zu 530 K Logikelemente (LEs). Diese Bausteine enthalten bis zu 48 CDR-basierte Vollduplex-Transceiver: 32 davon für maximal 8,5 Gbit/s und 16 für maximal 3,2 Gbit/s, was einer System-Übertragungsrate von knapp 310 Gbit/s entspricht. Neben der Unterstützung für die gängigsten schnellen I/O-Protokolle bieten die Stratix-IV-GX-Schaltkreise spezielle Hardware und IP-Funktionen für neue Protokolle wie PCIe 2.0, HT 3.0, Interlaken, CPRI und SFI-5. In der Tabelle sind alle unterstützten Protokolle zusammengefasst.

Transceiver-Architekturen

Konventionelle schnelle Datenübertragung (Bild 1) benötigt auf der Empfängerseite sehr präzise CDR-Schaltungen (Clock and Data Recovery), um den Takt aus den übertragenen Daten zurück zu gewinnen. Dies wird in aller Regel mit PLL-, Phasen-Detektor-, Filter- und VCO-Schaltungen realisiert. Die Herausforderung besteht darin, eine möglichst geringe BER (Fehlerquote, Bit Error Ratio) zu erreichen. Die BER hängt von der Qualität des Eingangssignals und vom Jitter/ Rausch-Verhalten der CDR-Schaltung ab.

CDR in einer datengetriebenen Architektur hat große Vorteile: Eine einfache Struktur, bei der der Takt nicht separat übertragen werden muss, sowie eine sehr hohe Jitter-Toleranz. Dies bewirkt einerseits einfache Testbarkeit und andererseits unterschiedlich große Reichweiten wie Chip-to-Chip, Board-to-Board und System-to-System. Die größere Jitter-Toleranz auf Seiten des Senders lässt ein budgetfreundliches Transmitter-Design ebenso zu wie preisgünstige Referenztaktgeneratoren. Nachteilig an einer derart datengetrieben Architektur mit einer analogen PLL-CRC-Schaltung (CRC: Clock Recovery Circuit) sind die größere Chipfläche und die längere Lock-Zeit. Bei der digital gesteuerten PLL-CRC der Stratix-IV-GX-FPGAs sind diese Nachteile abgemildert.