CMOS: Schnellere FETs durch Wafer-Bonding

Toshiba und IBM haben gemeinsam einen Prozess entwickelt, bei dem sich NFETs und PFETs in CMOS-Technologie mit gleichen Eigenschaften auf einer Oberfläche realisieren lassen.

Ausgangspunkt war die Erkenntnis, dass ein NFET auf einem Si-110-Substrat eine höhere Elektronen-Mobilität aufweist als auf einen 100-Substrat. PFETs hingegen funktionieren auf einem 100-Substrat besser. Die Aufgabe bestand nun darin, auf dem gleichen Si-Substrat unmittelbar nebeneinander Bereiche mit 100- und 110-Orientierung zu erzeugen, auf denen dann die FETs strukturiert werden. Das gelingt zunächst mit Wafer-Bonding und Photolithographie. Aber das Aufeinandertreffen der verschiedenen kristallographischen Richtungen führt zu Störungen, die den Geschwindigkeitsvorteil wieder zunichte machen. Auf welchen Dreh das Team von Toshiba und IBM gekommen ist, sehen Sie in der folgenden Bilderstrecke.