Altera: Erste FPGAs und HardCopy-ASICs in 40 nm

Die weltweit ersten FPGAs und HardCopy-ASICs in 40-nm-Technologie hat jetzt Altera vorgestellt. Sowohl die Stratix IV-FPGAs als auch die HardCopy IV-ASICs bieten Transceiver-Optionen, eine höhere Komplexität und Geschwindigkeit bei gleichzeitig geringerer Leistungsaufnahme.

Die Stratix IV-Familie verfügt über bis zu 680 K Logikelemente (LEs) und damit die doppelte Komplexität im Vergleich zur Stratix III-Familie, den bisher komplexesten FPGAs auf dem Markt. Die HardCopy IV-ASICs haben eine entsprechende Komplexität mit bis zu 13,3 Millionen Gattern. Damit adressieren die neuen 40-nm-Bausteine von Altera die Ansprüche von vielfältigen High-End-Applikationen in der drahtgebundenen und drahtlosen Kommunikation, Verteidigungstechnik, Rundfunk-/Fernsehtechnik und beim ASIC-Prototyping.

»Die steigende Nachfrage nach Diensten wie Video-over-Internet, schneller drahtloser Datenkommunikation oder digitalem Fernsehen verlangt nach Lösungen mit höheren Datenraten, höherer Interface-Bandbreite und schneller Datenverarbeitung, bei möglichst geringer Verlustleistung«, so Paul Hollingworth von Altera. Der Halbleiterhersteller entspräche diesen Design-Herausforderungen mit den neuen 40-nm-Bausteinen, die Low-Power-Technologie, einen leistungsfähigen FPGA-Core sowie Transceiver und schnelle Speicher-Schnittstellen bieten.

Gefertigt im 40-nm-Prozess von TSMC, besteht die Stratix IV-Familie aus zwei Varianten: den Stratix IV E-FPGAs mit umfangreichen Speicher- und DSP-Ressourcen sowie den Stratix IV GX-FPGAs mit integrierten Transceivern. Die Stratix IV GX-FPGAs bieten bis zu 48 Transceiver, die mit bis zu 8,5 Gbit/s arbeiten. Damit steht Entwicklern eine mehr als doppelt so große Bandbreite im Vergleich zu anderen FPGAs zur Verfügung. Die Stratix IV GX-FPGAs bieten außerdem Hard-IP-Unterstützung für PCI Express (PCIe) Gen 1 und 2. Darüber hinaus werden zahlreiche Protokolle wie Serial RapidIO, XAUI (einschließlich DDR XAUI), CPRI (einschließlich 6G CPRI), CEI 6G, Interlaken und Ethernet unterstützt.

Um den Anforderungen nach geringer Verlustleistung gerecht zu werden, bieten die Bausteine der Stratix IV-Familie die patentierte Programmable Power Technology von Altera. Diese Strom sparende Technologie optimiert die Logik-, Speicher- und DSP-Blöcke für höchste Performance dort, wo sie gebraucht wird, während die anderen Schaltungsteile eine möglichst geringe Leistungsaufnahme haben.

Zum ersten Mal bietet Altera mit der neuen HardCopy IV-Familie eine Transceiver-basierte ASIC-Option. Ein Design mit den Stratix-FPGAs eröffnet die Vorteile des Hardware/Software-Codesigns und der Co-Verifikation. Damit können Monate an Entwicklungszeit eingespart werden, während die Portierung auf die HardCopy-ASICs die Vorteile der ASIC-Produktion nutzbar macht.

Altera kündigte auch Erweiterungen für seine Quartus II Design-Software und für die 40-nm-Produkte optimierte IP-Lösungen an. Die neue Version bietet einen durchschnittlichen Performancevorteil von zwei Geschwindigkeitsklassen und dreimal so schnelle Kompilierungszeiten im Vergleich zum nächsten Wettbewerber. Kunden, die mit der neuen Version 8.0 entwickeln, erreichen beim Design mit den Stratix III-FPGAs (in 65-nm-Prozesstechnik) auf einer Windows-Plattform bis zu 50 Prozent kürzere Kompilierungszeiten im Vergleich zur Version 7.2 - durchschnittlich liegt die Reduzierung bei 22 Prozent. Auf Linux-Plattformen sind die Kompilierungszeiten sogar um durchschnittlich 30 Prozent geringer. Designer, die Multiprozessor-basierte Server nutzen, werden noch deutlicher profitieren - mit einer zusätzlichen durchschnittlichen Reduzierung um 20 Prozent. Quartus II ist die einzige Designsoftware mit Multiprozessor-Unterstützung von einem FPGA-Anbieter.

Mit der Unterstützung für inkrementale Kompilierung bietet die Quartus II-Software einen großen Produktivitätsvorteil, wobei im Vergleich zu einer standardmäßigen Kompilierung bis zu 70 Prozent der erforderlichen Zeit eingespart werden kann. Damit Entwickler von dieser Funktion voll profitieren können, steht in der Quartus II Software Version 8.0 ein neuer »Design Partition Planner« zur Verfügung. Bei der Partitionierung der Designteile für die inkrementale Kompilierung liefert eine interaktive grafische Benutzeroberfläche (GUI) Rückmeldungen über die Logik-Ressourcen oder die Timing-Pfade zwischen den Designteilen in Echtzeit. Damit kann der Designer schnell über das effizienteste Partitionierungs-Schema entscheiden.

Entwicklungsmuster der ersten Stratix IV-Bauelemente werden ab dem 4. Quartal 2008 verfügbar sein. Erste Tapeouts für die HardCopy IV-ASICs sind für das 3. Quartal 2009 geplant.