Actel: Libero 7.2 für Mixed-Signal-FPGAs

Version 7.2 von Actels integrierter Entwicklungsumgebung Libero enthält verbesserte SmartGen-, SmartTime- und SmartPower-Tools und verfügt somit über neue Funktionen zur Integration von IP in programmierbare Systemchips (PSCs) der Fusion-Familie von Actel.

Darüber hinaus bietet Libero 7.2 weiterentwickelte Timing- und Power-Analysefunktionen, die Entwickler in Verbindung mit Actels FPGA-Familien Fusion, ProASIC3 und RTAX-S nutzen können.

Für eine Vielzahl häufig verwendeter IP-Funktionen bietet das SmartGen-Tool Entwicklern, die Fusion Bausteine einsetzen, automatisierte Funktionen zum Import vorhandener Cores sowie zur Erstellung neuer Cores. Zu den neuen Funktionen von Libero 7.2 gehören ein Sample Sequencer, ein Sample-Sequence-Konfigurator und ein visueller PLL-Konfigurator. Außerdem kann die State-Management-Funktion, die Änderungen und Abhängigkeiten von Modulen überprüft, diese Informationen direkt an Libero übergeben. Dies ermöglicht Entwicklern die Aktualisierung aller voneinander abhängigen Module mit einem einzigen Mausklick. Ferner unterstützt SmartGen jetzt auch die direkte Aktualisierung nicht-flüchtiger Speicher für analoge Systemblöcke. Zeitraubende Iterationen mit Hilfe der Synthese können somit ganz oder teilweise entfallen.