Achtfache Platzersparnis beim Signal-Routing

FPGAs mit kundenspezifisch programmierbarer Verdrahtung durch einen über der CMOS-Ebene schwebenden Kreuzschienenverteiler aus feinsten metallischen Nanodrähten mit nur 15 nm Breite sollen nach Forschungsergebnissen bei Hewlett- Packard schon bald den Stand der Technologie sprunghaft vorwärts bringen – um drei komplette Moore-Generationen, also rund neun Jahre.

FPGAs mit kundenspezifisch programmierbarer Verdrahtung durch einen über der CMOS-Ebene schwebenden Kreuzschienenverteiler aus feinsten metallischen Nanodrähten mit nur 15 nm Breite sollen nach Forschungsergebnissen bei Hewlett- Packard schon bald den Stand der Technologie sprunghaft vorwärts bringen – um drei komplette Moore-Generationen, also rund neun Jahre.

Bei Hewlett-Packard präsentiert man die neue hybride Nano/CMOS-Architektur für FPGAs realistisch nicht als fertigungsreife Technologie, sondern als vorläufige „Forschungsergebnisse“. Dennoch glauben die Forscher in den HP Labs an der Page Mill Road in Palo Alto, dass sich bis Ende des Jahres ein Prototyp realisieren lässt und um 2010, also in knapp drei Jahren, auch ein erstes Produkt. Es wäre ein gewaltiger Sprung in die Zukunft, was die Schaltungsdichte betrifft: um mindestens das Achtfache. Auch der Energieverbrauch elektrischer Systeme – aktueller denn je – ließe sich erheblich senken.

Der Grundgedanke von Gregory Snider und R. Stanley Williams, wie sie ihn in ihrem Paper „Nano/CMOS architecture using a field-programmable nano wire interconnect“ im britischen Fachblatt Nanotechnology darlegen, besteht in der Verlagerung („lifting“) der Logik-Verschaltung und Konfigurierung eines regulären CMOS-FPGA auf eine überlagerte Nano-Ebene mit 15 nm breiten metallischen Drähten, die nur über einzelne „Pins“ oder „Pads“ die CMOSEbene kontaktieren. Mit dieser herausgehobenen zweiten Ebene im Nanoformat ergeben sich drastische Flächeneinsparungen beim Signal-Routing. Normalerweise beansprucht das, wie HP ausführt, 80 bis 90 Prozent der CMOSFläche. Mit HPs „Field-Programmable Nano-wire Interconnect“ (FPNI) lässt sich der frei werdende Raum als aktive Funktionsfläche nutzen.

Die Forschung bei HP ist eine Weiterentwicklung ähnlicher Konzepte, die seit etlichen Jahren verfolgt werden, speziell das von zwei Forschern der Stony Brook University in New York vor zwei Jahren propagierte CMOL-FPGAVerfahren (D.B. Strukov und K.K. Likharev, Nanotechnology 16, S. 888). Doch das jetzt bei HP entwickelte FPNI-Verfahren umgeht, wie Snyder und Williams ausführen, eine Reihe kaum lösbarer Probleme von CMOL (CMOS/molecular/ hybrid): etwa die extrem engen Registrationstoleranzen bei der Formierung der nur wenige Nanometer hohen Kontakt- Pins zwischen CMOS und dem Nanodraht-Kreuzschienenverteiler (Nanowire Crossbar). Vielmehr zeigt HPs FPNI in ersten Benchmarks neben der acht- bis 25-fachen Flächenreduktion auch hohe Defekt-Toleranzen. „Ein FPNI-Chip mit 20 Prozent defekten Verbindungspunkten und 20 Prozent unterbrochenen Nanodrähten zeigt eine effektive Ausbeute von 75 Prozent, und zwar ohne signifikante Signalverzögerung auf kritischen Verbindungen gegenüber einem defektfreien Chip.“ Redundanz ist also einkalkuliert. Einzige Begrenzung von FPNI ist die Taktrate infolge des höheren Leitungswiderstands der Nanodrähte wegen des sehr geringen Leiterquerschnitts.

Während CMOL das Signal-Routing und (über die entsprechend konfigurierten Verbindungen der in Zeilen und Spalten angeordneten Nanodrähte) das Wired-OR in die Nano-Ebene verlagert, aber die komplexen Funktionen wie Inversion und Verstärkung in der CMOS-Ebene belässt, übernimmt bei HPs hybrider FPNI-Architektur die CMOS-Ebene die gesamte Logik, während die Nanodrähte nur als Signalverteiler fungieren (Bild 1). Das, so die Autoren, reduziert die statischen Leistungsverluste und erlaubt die Verwendung einfacher, linearer Antifuse- Programmierung an den selektierten Kreuzungspunkten. Die Ausrichtung (Alignment) der Nano-Crossbar-Struktur mit der darunterliegenden CMOSZellenstruktur und deren Kontakt- „Pads“ mit 90 nm Durchmesser ist kritisch, aber bei Alignment-Fehlern um 40 nm nicht kritischer als in der gegenwärtigen CMOS-Fertigung. Alle konventionellen CMOS-Prozesse bleiben dieselben, einschließlich der Versorgungsspannung der Chips. Auch haben alle aus der planaren CMOSSchaltung herausragenden Pads (anders als bei CMOL) dieselbe Höhe. Das heißt, der obere Nanodraht verläuft, wo er mit einem Pad verbunden ist, gekröpft über die unteren, rechtwinklig zu ihm verlaufenden Drähte hinweg (Bild 1). Das könnte, so räumen die Autoren ein, zu lokalen Brüchen führen. Sie seien aber in der Defektstatistik bis zum „Half-pitch“ von 65 nm beherrschbar.

Bild 1 zeigt auch, dass der Nanowire Crossbar gegenüber dem CMOS-Zellenraster leicht gedreht ist, so dass jeder Nanodraht nur ein Pad erreicht. Allerdings fällt bei FPNI das Layout der Nanomatrix, mit zwei gleich langen „Armen“ vom zentralen Pad jeder Zelle aus, recht komplex aus. Die CMOS-Zellen selbst sind quadratisch angelegt; jede von ihnen ist verbunden mit je einem Eingangs- (zum Lesen vom Nanodraht) und Ausgangs-Pad (zum Treiben eines Nanodrahts). Puffer bestehen aus einer Zelle, Logikgatter aus mehreren. Ein Flipflop etwa besteht aus vier Zellen, wobei die vier Eingangs-Pads mit dessen D-Eingang verbunden sind. Zwei der Ausgangs- Pads werden vom Q-Ausgang getrieben, die anderen beiden von –Q.

Logikgatter, Puffer und Flipflops sind zu Regionen von „Hyperzellen“ zusammengefasst, also konfigurierbaren Logikblöcken. Das gesamte FPNIArray besteht somit aus vielen identischen Hyperzellen, die an den Rändern von I/O-Zellen eingefasst sind (Bild 2). Die Konfiguration der hybriden FPGAs geschieht durch das Anlegen einer Spannung an zwei ausgewählten Eingangs- und Ausgangs-Nanodrähten. Dabei lässt sich etwa mit positiver Spannungsspitze eine niederohmige Antifuse-Verbindung bilden oder mit negativer Spannung ein hochohmiger Status erzielen. Natürlich existiert kein photolithographisches Fertigungs- Tool für derartige Nanostrukturen. Deshalb müssten die Nanodrähte des FPNI per Imprint-Lithographie gefertigt werden – allerdings unter Alignment- Bedingungen, die denen der darunterliegenden CMOS-Ebene entsprechen, und mit den üblichen Maskenschritten. Dies sind die experimentell bislang erzielten Daten: Ein FPNI-Hybrid mit 30 nm Half-pitch (15 nm Drahtbreite) benötigt ein Achtel der Fläche eines gängigen FPGA in 45-nm-CMOS-Technologie (Bild 3). Allerdings wäre er etwa 22 Prozent langsamer. Bei 9 nm Half-pitch (Drahtbreite 5 nm, Pad-Durchmesser 45 nm, Alignment-Fehler 30 nm) ist diese Diskrepanz noch ausgeprägter: nur 4 Prozent der Fläche, aber noch „viel langsamer“. Das liegt in erster Linie am stark erhöhten Leitungswiderstand (im Vergleich zur Kapazität) der dünnen Nanodrähte.

Alles in allem, so die Autoren: „FPNIArchitekturen öffnen einen Weg zum weiteren Schrumpfen von FPGAs.“ Die 30-nm-Version ist den heutigen FPGAs der ITRS-Roadmap um drei Generationen voraus, also etwa neun Jahre. Doch etliche Phänomene der Nanowelt könnten sich störend bemerkbar machen, wenn es an die Fertigung geht: Alterung im Betrieb zum Beispiel. Das könnte eine periodische Auffrischung der Konfiguration erfordern. Das wiederum könnte ökonomische Hürden aufrichten. Kompromisse zwischen Chipfläche und Taktrate, Verlustleistung und Fertigungskosten für hybride FPGAs in FPNI-Technik bahnen sich an.

Werner Schulz/gs