PCI Express 3.0 unterwegs

Die Spezifikation für PCI Express 3.0 soll im Juni 2010 fertig werden. Die neue Version wird mit 8 GHz getaktet sein, kündigte die PCI Special Interest Group auf ihrer Jahreskonferenz in Santa Clara an.

Es wird erwartet, dass erste Produkte mit dem neuen PCI-Express-Standard im Laufe des Jahres 2011 auf den Markt kommen. PCI Express 3.0 wird für bandbreitenhungrige Systeme entwickelt, z.B. mit High-end-Grafikchips, mehreren 10-Gbit/s-Ethernet-Verbindungen oder Fibre-Channel-Karten, die 8 Gbit/s Bandbreite übertragen.

Die zukünftige PCI-Express-Version soll abwärtskompatibel zu den existierenden PCI-Express-Standards sein, die mit 2,5 bzw. 5 GHz getaktet sind und den gleichen Steckverbinder nutzen. Die Entscheidung, nicht auf 10 GHz sondern auf 8 GHz zu erhöhen, ist ein Zugeständnis an die Energieeinsparung. »Eine Erhöhung auf 10 GHz hätte einen exponentiell steigenden Stromverbrauch bedeutet,« sagte Al Yanes, President der PCI SIG.

Um trotzdem die Übertragungsbandbreite nahezu verdoppeln zu können, kommt bei PCI Express 3.0 eine aggressive 128b/130b-Codierung zum Einsatz, die nur 1,6 Prozent Overhead verursacht. Die konventionelle 8b/10b-Codierung bisheriger PCI-Express-Versionen sorgt für einen Overhead von 20 Prozent.

Die aufwendige Codierung braucht deutlich mehr Logikgatter in einem FPGA. Bei den finalen Chips könnte dies dazu führen, dass die Entwickler zur Beibehaltung der Kompatibilität ein System mit zwei Physical-Layer-Kernen implementieren müssen, zwischen denen mit einem Switch hin- und hergeschaltet wird. Durch die große Zahl von Transistoren wird PCI Express 3.0 auf 65-nm-Fertigungstechnik angewiesen sein. »Es sieht so aus, dass niemand Chips in 90-nm-Technik entwirft,« sagt Al Yanes.

Eine weitere Herausforderung für die Chipdesigner ist eine Spezifikation für I/O-Virtualisierung, die die PCI SIG letztes Jahr veröffentlicht hat und die von PCI Express 3.0 unterstützt werden soll.

Noch im dritten Quartal 2009 soll eine Version 0.7 der Spezifikation fertig werden. Auf ihrer Grundlage werden die Ingenieure Simulationen durchführen und Chips testen, um die theoretischen Modelle zu validieren. Eine eigene Test-Spezifikation soll später fertig werden.