3D-NAND-Flash Flash geht in die dritte ­Dimension

Dreidimensionale Chips, werden eine erhöhte Speicherdichte und mehr Speicherkapazität haben.
Dreidimensionale Chips, werden eine erhöhte Speicherdichte und mehr Speicherkapazität haben.

Die Verkleinerung der Prozessgeometrie war bisher das einzige Mittel, um die Kosten von Speicherchips zu senken. Jetzt ist es gelungen, auch dreidimensionale Chips herzustellen. Das wird bald SSDs mit 15 TB und mehr Speicherkapazität möglich machen.

Die Forderung nach höheren Speicherkapazitäten zu niedrigeren Preisen wird immer lauter. Bis vor Kurzem war die stetige Verkleinerung der Lithografie, also der Halbleiter-Prozessgeometrie, die einzige Möglichkeit, die Speicherdichte und damit die Anzahl von Bits, die pro Chip gespeichert werden können, zu erhöhen. Jüngste Fortschritte in der Halbleiterfertigungstechnik ermöglichen nun die Herstellung von ICs, die einen dreidimensionalen Stapel-Aufbau (Stack) aufweisen. Damit lässt sich nicht nur die Speicherdichte erhöhen, auch viele Herausforderungen bei der lithografischen Chip-Verkleinerung werden bewältigt. Der 3D-NAND-Aufbau befindet sich nun in der Serienfertigung, womit sich demnächst SSDs (Solid-State Drives) mit mehr als 15 TB Speicherkapazität bauen lassen.

Kleinere Strukturen immer empfindlicher

Seit Flash-Speicher mit NAND-Logik im Jahr 1984 von Toshiba eingeführt wurde, findet sich die NAND-Flash-Technologie an der Spitze der Lithografie-Verkleinerung in der Elektronikindustrie. NAND-Speicher sind daher die kompaktesten ICs, die in Serie gefertigt werden. In den letzten 30 Jahren hat sich die Größe des Prozessknotens von 700 nm auf 15 nm verkleinert. Zusammen mit neuen Techniken auf Zellenebene, die mehr Bits pro Zelle speichern, wurde die Bitdichte planarer NAND-ICs um mehr als das 2000-Fache erhöht. Parallel dazu hat sich der Preis pro Gigabit erheblich verringert – und zwar viel schneller, als die Bitdichte zunehmen konnte.

Eine Herausforderung beim Einsatz neuester Raw-NAND-Designs ist, dass aktuelle NAND-Technologien eine leistungsfähigere Fehlerkorrektur (ECC, Error Correction Code) im Controller benötigen. Hinzu kommt, dass die Lithografie-Verkleinerung und die höhere Bitzahl pro Zelle die Lebensdauer der Zellen verringern. Die Entwicklung von NAND-Host-Controllern ist daher ein wichtiger Bestandteil im Speichermarkt geworden. Generell hinkt die Weiterentwicklung der Controller aber der Chip-Verkleinerung hinterher.

Speicherchip mit 48 ­Stockwerken

Um die Herausforderungen bei der Chip-Verkleinerung (Die Shrink) zu bewältigen und gleichzeitig die Bitdichte zu erhöhen, stapeln Halbleiterhersteller Zellen übereinander, um so einen 3D-NAND-Aufbau zu erhalten. Mit 3D-NAND werden die Flash-Speicherzellen vertikal übereinander auf dem Halbleitersubstrat aufgebracht, was die Bitdichte im Vergleich zu planarem NAND-Flash wesentlich erhöht. Bei planarem NAND werden die Zellen nebeneinander auf dem Chip aufgebracht.

Toshiba hat einen 48-lagigen 3D-Flash-Zellenaufbau namens BiCS (Bit Column Stacked, sh. Aufmacher) entwickelt, der die Kapazität gängiger 2D-NAND-Flash-Speicher übertrifft, die Schreib-/Löschzuverlässigkeit und Lebensdauer der Zellen verbessert und die Schreibgeschwindigkeit erhöht.

Die höhere Schreib-/Löschzuverlässigkeit wird möglich, da die BiCS-Technologie Prozesse mit größerer Lithografie ermöglicht und trotzdem die Bitdichte erhöht. Die Zunahme bei der Schreib-/ Löschzuverlässigkeit ist sogar so hoch, dass nicht nur Multi-Level Cell (MLC: 2 Bits pro Zelle) und Triple Level Cell (TLC: 3 Bits pro Zelle) Chips in die Serienfertigung übergehen, sondern auch Bausteine mit 4 Bits pro Zelle in Betracht gezogen werden. In naher Zukunft geht Toshiba davon aus, dass 2D-NAND und 3D-NAND/BiCS nebeneinander existieren werden, da es keine wesentlichen Überschneidungen bei den Speicherkapazitäten geben wird. 2D-NAND erreicht seine maximale Kapazität bei 128 GBit, während BiCS auf Kapazitäten von weit mehr als 128 GBit pro Chip abzielt. Toshiba geht davon aus, dass BiCS-Flash zuerst in Enterprise-SSDs zum Einsatz kommt, die für große Datenzentren und Cloud-Speicher ausgelegt sind.

Ein wesentlicher Unterschied beim Aufbau dieser Speicher ist, dass BiCS Charge-Trap-Zellen verwendet, die Elektronen in einer Siliziumnitrid-Schicht speichern anstatt in dotiertem polykristallinem Silizium, wie es für die Floating-Gate-Zellen in 2D-NAND-Strukturen verwendet wird. Die neuen ­Charge-Trap-Speicherzellen sind wesentlich beständiger als die herkömmlichen Floating-Gate-Zellen. Floating-Gate-Zellen lassen sich mit einem Glas Wasser vergleichen, das auslaufen würde, wenn ein Teil des Glases bricht. Die Ausdauer und Beständigkeit des Speichers wird daher in Frage gestellt. Im Vergleich dazu verhalten sich Speicher mit Charge-Trap-Zellen wie ein Schwamm, der eine bestimmte Wassermenge speichert, selbst wenn Teile des Schwamms abbrechen. Die Lebensdauer der Zellen erhöht sich somit.

Die U-förmige Gestalt des BiCS-Designs (Bild 1) ermöglicht maximale Effizienz der Anordnung und lässt sich in gängigen – wenn auch modifizierten – Fabs fertigen. Derzeit werden BiCS-Bausteine mit aktuellen Immersions­lithografie-Techniken hergestellt. EUVL (Extreme Ultraviolet Lithography) und NIL (Nanoimprint Lithography) werden jedoch in Zukunft noch komplexere Möglichkeiten bieten, was die Design-Flexibilität weiter erhöht.

Da der Abstand zwischen den Zellen erhöht ist, nehmen Störungen und Interferenzen zwischen den Zellen ab. Dies führt bei BiCS zu schnelleren sequenziellen Schreibgeschwindigkeiten als bei 2D-NAND mit Triple Level Cells (TLC). Ein BiCS-Baustein erreicht damit mehr als 30–40 MB/s, wohingegen 15‑nm-TLC-Bausteine nur 20–30 MB/s erzielen. Diese Geschwindigkeiten entsprechen einer Datenübertragungsrate von 533 Mbit/s bei BiCS-Speichern.