Vivado-Design-Suite 2015.1: Beschleunigt die Systemverifikation

Design-Suite Vivado beschleunigt weiter die Systemverifikationen an.
Design-Suite Vivado beschleunigt weiter die Systemverifikationen an.

Xilinx kündigt mit der Vorstellung der Vivado Design Suite Version 2015.1 die weitere Beschleunigung der Systemverifikation an. Die neue Release enthält dazu wichtige Produktivitätsverbesserungen für die Entwicklung und den Einsatz von All-Programmable-FPGAs und -SoCs.

Die neue Version besteht aus der Vivado Lab Edition, einem schnelleren Vivado-Simulator und integrierten Simulationsabläufen von Fremdfirmen, einer interaktiven CDC-Analyse (Clock Domain Crossing) und der fortschrittlichen Analyse der Systemleistung mit dem SDK (Software Development Kit) von Xilinx.

Neue Vivado Lab Edition             

Die Vivado Lab Edition ist eine kostenlose, abgespeckte Programmier- und Debug-Ausgabe der Design Suite Vivado. Die Lab-Edition enthält Vivado Device Programmer, Vivado Logic und Serial I/O Analyzer und eine Vielzahl an Debugging-Werkzeugen. Sie ist für Laborumgebungen gedacht, in denen eine Vivado-Entwicklungsumgebung mit vollem Funktionsumfang nicht erforderlich ist. Die Vivado Lab Edition ist um 75 Prozent kleiner als die vollständige Vivado Design Suite, was den Aufwand für die Konfiguration und die Anforderungen an den Systemspeicher deutlich reduziert. Für Entwicklungsteams, die ein Debuggen oder Programmieren aus der Ferne über Ethernet benötigen, bietet die Vivado Design Suite 2015.1 auch einen unabhängigen Hardware Server, der weniger als 1 Prozent der vollständigen Vivado Design Suite ausmacht.

Vivado-Simulator und Simulationsabläufe von Fremdfirmen

Die Vivado Design Suite 2015.1 enthält zudem Verbesserungen in den Simulationsabläufen, die die Kompilierzeiten der LogiCORE-IP auf weniger als die Hälfte reduzieren. Als ein Ergebnis davon ist die Simulationsgeschwindigkeit im Vergleich zu früheren Versionen insgesamt um 20 Prozent schneller. Die neue Version enthält auch die vollständig integrierten Simulationsabläufe der Xilinx-Alliance-Program-Mitglieder Aldec, Cadence Design Systems, Mentor Graphics und Synopsys.

Interaktive Analyse über Taktdomänen hinweg

Der Software-Anbieter hat auch sein fortschrittliches Verifikationsportfolio mit der Einführung einer interaktiven CDC-Analysemöglichkeit ausgeweitet. Diese Eigenschaft verbessert die Produktivität, da sie erlaubt, CDC-Probleme früher in der Entwicklung zu beheben, was teure Debug-Zyklen im System reduziert. Kombiniert mit der interak-tiven Timing-Analyse und Cross-Probing-Funktionen, bietet die CDC-Analyse eine leistungsfähige Timing-Analyse und Debugging-Fähigkeiten und verkürzt damit die Markteinführungszeit wesentlich.

SDK mit fortschrittlicher Leistungsanalyse und Systemvalidation

Um die Entwicklung des SoC Zynq-7000 zu beschleunigen, hat der Hersteller programmierbarer Logikbausteine seine Toolbox für die Systemleistungs- und Systemanalyse für Bare-Metal- und Linux-Applikationen ausgeweitet. Das SDK versorgt den Entwickler eingebetteter Systeme nun mit der Fähigkeit, die Leistung und die Bandbreite seiner SoC-Entwicklung zu analysieren, einschließlich der Schlüsselleistungsparameter für das Prozessor-Subsystem (PS) und ebenso die Bandbreitenanalyse zwischen dem PS, der programmierbaren Logik und einem externen Speicher. Systemmodelle, die AXI-Traffic-Generatoren verwenden, sind für die Evaluierungs-Boards ZC702 und ZC706 für das All-Programmable SoC Zynq-7000 verfügbar. Die Vivado Design Suite 2015.1 ist zur Unterstützung für die FPGAs und SoCs der 7er-Serie und UltraScale-Bausteine bereits erhältlich. Die Suite ist unter www.xilinx.com/download verfügbar.