65-nm-Design-Flow für drahtlose Designs

Der EDA-Spezialist Cadence und TSMC haben gemeinsam ein neues 65-nm-HF-Prozess-Design-Kit (PDK) für drahtlose Anwendungen entwickelt.

Das PDK sowie der HF- und Analog-Design-Flow von Cadence unterstützen die Design-Plattform Virtuoso von Cadence. Repräsentative Blöcke des »Cadence AMS Methodology Kit« und »Cadence HF Design Methodology Kit« wurden mittels der HF/AMS-Simulationsumgebung validiert und sind mit dem PDK der 65 Nanometer-Technologie von TSMC kompatibel.

Die Demo-Pakete enthalten 65-nm-HF-Design-Beispiele zur Erstellung von HF- und AMS-Blöcken, Applikationsberichte und eine Dokumentation der Methodik. Zudem ist eine Datenbank mit Beispielschaltungen und vollständigen Ablauf-Skripts und Flow enthalten, welche die Simulation, Design-Erstellung und Analyse abdecken, so dass die Entwickler einen vollständigen Flow in einem realen Design nachvollziehen können. Das neue Virtuoso IC-basierende 65 nm HF PDK und die Nexsys-65-nm-LP-Standardzellenbibliothek von TSMC können von der TSMC-Website heruntergeladen werden.