IC-Gehäuse als Schnittstelle zwischen Leiterplatten und Halbleiterchip

Aktuelle Baugruppendesigns erfordern umfassende Designund Signal-Integrität sowie Qualitäts-Constraints, da High- Speed-Schnittstellen für die ICs, Gehäuse und die angestrebte Leiterplatte (PCB) gehandhabt und optimiert werden müssen. Bei solchen PCB-Designs sind üblicherweise mehr als 80 Prozent der Signale mit Design-Regeln behaftet, was bewirkt, dass die kritischen Schnittstellen-Design-Regeln sowohl das Design der Leiterplatte und des IC-Gehäuses als auch das Chip-Design selbst beeinflussen. Unter diesen Voraussetzungen muss der traditionelle, isolierte Top-down-Entwurfsprozess durch einen neuen Co-Designprozess ersetzt werden.

Aktuelle Baugruppendesigns erfordern umfassende Designund Signal-Integrität sowie Qualitäts-Constraints, da High- Speed-Schnittstellen für die ICs, Gehäuse und die angestrebte Leiterplatte (PCB) gehandhabt und optimiert werden müssen. Bei solchen PCB-Designs sind üblicherweise mehr als 80 Prozent der Signale mit Design-Regeln behaftet, was bewirkt, dass die kritischen Schnittstellen-Design-Regeln sowohl das Design der Leiterplatte und des IC-Gehäuses als auch das Chip-Design selbst beeinflussen. Unter diesen Voraussetzungen muss der traditionelle, isolierte Top-down-Entwurfsprozess durch einen neuen Co-Designprozess ersetzt werden.

Gefragt ist ein gemischter Ansatz, der flexibel genug ist, die parallelen Anforderungen aller drei Design-Umgebungen zu berücksichtigen. Ingenieure benötigen eine Connectivity-Management- Lösung (Bild 1), die u.a. das Beste der traditionellen Lösungen in sich vereint – beispielsweise die Fähigkeit, Verbindungen über Kalkulationstabellen zu definieren. Andererseits muss es möglich sein, grundlegende und erweiterte Design-Regeln (wie Pin-Pair- Constraints) zu definieren, die eine dynamische Connectivity-Engine benötigen. Letztere hat ferner den Vorteil, dass sich „Die“- und Package-Definitionen aus verschiedenen CSV- und HDLFormaten importieren lassen. Zudem können Änderungen auf dem „Die“ durchgeführt, Verbindungen automatisch auf den neuesten Stand gebracht, physikalische Netzlisten für das Package- Layout generiert, das logische und physikalische Design synchronisiert und umgehend Unterschiede der logischen und physikalischen Design-Datenbanken verdeutlicht werden.

Ein komplexer und zugleich paralleler Co-Designprozess, wie er bei Cadence Design Systems (www.cadence.com) favorisiert wird, erfordert einen einheitlichen Flow und eine kontinuierliche Analyse der Synchronisationsergebnisse. Bild 2 zeigt die entscheidenden Synchronisationspunkte im Design- Flow. Um den CAD-Flow zu starten, erhält der für die Gehäuseverbindungen verantwortliche Ingenieur Verilog-Daten aus dem IC-Design, die er dann zur Erstellung eines abstrakten Modells der Schnittstelle importiert. Damit wird das Objekt für das Co-Design von Gehäuse und IC-Umgebung definiert. Anfangs stellt dieses Modell nur die logische Schnittstelle dar, die aus einer Liste der erhaltenen Port-Namen aus Verilog besteht. Dem Modell werden zwar die Spannungsversorgungs- und Masse-Anforderungen hinzugefügt, aber keine physikalischen Ressourcen zugewiesen. Dies erfolgt erst in den SiP- und IC-Layout-Tools.

Gehäuse-Netze werden definiert und mit den Ports des logischen Modells verbunden. Das umfasst sowohl die Ports aus Verilog als auch die vom Entwickler hinzugefügten Spannungsversorgungs- und Masseanschlüsse. Die gesamte Konnektivitätsarbeit wird eher in einer effizienten Verbindungstabelle durchgeführt, als dass man sich mit Dutzenden von einzelnen Schaltplan- Symbolen befasst.

Im nächsten Schritt wird der Ingenieur das Design um die Fixed-Die-, Bypass- und Terminierungs-Komponenten erweitern und so die logische SiPNetzliste weitestgehend vervollständigen. Ist die Struktur der Netzliste komplett, wird er als nächstes eine physikalische Netzliste erzeugen und für den Aufbau der anfänglichen SiP-Datenbank nutzen. In der SiP-Layout- Umgebung stellt das Tool in dieser Phase fest, dass das „Die“-Objekt nur ein logisches Abstrakt enthält. Dies bedeutet, dass kein physikalischer Footprint verfügbar ist. Um eine physikalische Darstellung zu erzeugen, wird die IO-Planungsumgebung mit Verilog aus dem logischen Design-Tool initialisiert. Dies sind die gleichen Verilog- Daten, die vom IC-Entwicklungsingenieur zur Verfügung gestellt wurden. Sie werden als Anhang mit dem Die- Abstrakt, das der Entwickler mit dem logischen Design-Tool erzeugt hat, weitergegeben. In der IO-Planungsumgebung wird nun der IO-Ring/Array erstellt, oder es wird, wenn das „Die“ als Flipchip montiert werden soll, eine Bump-Matrix definiert.