SoC-Konzept Digitalregler im System-on-Chip

Blockschaltung des Fusion Digital Power Peripheral im digitalen Vierfach-Spannungsreglerbaustein UCD30xx.
Blockschaltung des Fusion Digital Power Peripheral im digitalen Vierfach-Spannungsreglerbaustein UCD30xx.

Mit ihrer vielfältigen Peripherie, den leistungsfähigen Systembussen und einer Vielzahl einsatzfähiger Prozessoren eignen sich SoCs für die Realisierung von sehr schnellen digitalen Regelkreisen, wie sie für digitale Stromversorgungen erforderlich sind. Dabei ist der digitale Regler die einzige Baugruppe, die nicht im Angebot der SoC-Funktionsbaugruppen von der Stange verfügbar ist.

Texas Instruments hat mit den UCD30xx genannten Bausteinen sogenannte „Digital Power Controller“ herausgebracht, mit denen die simultane digitale Regelung von vier Ausgangsspannungen möglich ist. Die als System on Chip entwickelten Bausteine werden von einer vom ARM7 abgeleiteten 32-bit-RISC-CPU gesteuert, die mit 31,25 MHz betrieben wird. Auf dem Chip ist eine reichhaltige Peripherie integriert; dazu zählen auch Funktionsbaugruppen für den PMBus, interne Temperatursensoren und Watchdog-Schaltkreise.

Die zentrale Baugruppe des Digital Power Controller ist das für jede der vier Gegenkopplungsschleifen implementierte „Fusion Digital Power Peripheral“ (FDPP), mit dem das rückgeführte Ausgangsspannungssignal mit einem 6-bit-A/D-Umsetzer digitalisiert, über einen Digitalregler modifiziert und dann einer hochauflösenden PWM-Stufe zugeführt wird (Bild). Das FDPP ist über den internen Bus u.a. mit der CPU und den übrigen Speicher- und Peripheriebaugruppen verbunden.

Die rückgeführte analoge Ist-Spannung wird mit der über den Systembus einstellbaren Soll-Spannung am Fehleroperationsverstärker verglichen. Die Soll-Spannung wird mit einem 10-bit-D/A-Umsetzer aus einem Digitalwert erzeugt, der über den SoC-Systembus übergeben wird. Die Abweichung des Ist-Wertes vom Soll-Wert wird mit einem 6-bit-A/D-Umsetzer in einen entsprechenden Digital-Code umgesetzt; das ist dann das Eingangssignal des nachfolgenden digitalen Reglers. Die Übertragungsfunktion wird dort über die Vorgaben von digitalen Koeffizienten synthetisiert. Der Regler besteht aus einem IIR-Filter 2. Ordnung (Infinite Impulse Response) mit nachgeschaltetem IIR-Filter 1. Ordnung. Die Aufgabe dieses Schaltungsblocks besteht darin, aus dem 6-bit-Eingangssignal ein Ansteuerungssignal für die anschließende PWM-Stufe zu erzeugen. Für die Regelung können drei Stellgrößen gewählt werden:

  • Tastverhältnis des PWM-Signals
  • PWM-Frequenz bei festem Tastverhältnis (Resonanz-Modus)
  • Phasenlage zwischen einem Festfrequenz-PWM-Signal (Master) und einem daraus abgeleiteten PWM-Signal (Slave)

Das Tastverhältnis wird über eine 18-bit-Digitalzahl eingestellt, deren erste 14 bit den Anteil aus einem 250-MHz-Taktsignal (4 ns) einstellen. Für die Abspeicherung der Koeffizienten sind zwei Registersätze vorgesehen, die je nach Betriebsart der Leistungsstufe umgeschaltet werden können. Die Programmierbarkeit der Digitalregler über die Registersätze erlaubt auch die Realisierung von Konzepten der adaptiven Regelung. Die Programmierung des Bausteins wird von der Entwicklungsumgebung Code Composer Studio unterstützt. Die Berechnung der Koeffizienten des Reglers erfolgt nach den in der Regelungstechnik üblichen Verfahren.