Labormesstechnik Grundlagen der Signalintegrität

Die Signalintegrität in analogen und digitalen Schaltungsbereichen zu erhalten ist eine wichtige Aufgabe des Entwicklungsingenieurs
Die Signalintegrität in analogen und digitalen Schaltungsbereichen zu erhalten ist eine wichtige Aufgabe des Entwicklungsingenieurs

Durch die immer höheren Frequenzen und die zunehmende Komplexität digitaler Designs können viele Parameter die Signalintegrität beeinflussen: Die Aufgabe des Entwicklungsingenieurs besteht darin, mögliche Probleme vom Anfang zu minimieren und sie gegebenenfalls zu korrigieren. Dazu müssen die Ursachen einer Verschlechterung der Signalqualität ermittelt werden. Hier wichtige Tipps dazu.

Viele Parameter können die Signalintegrität beeinflussen: Signalpfad-Design, Impedanzen und Lasten, Effekte auf Übertragungsleitungen und sogar die Leistungsverteilung auf oder außerhalb der Leiterplatte. Letztlich treten also Probleme in digitalen und im analogen Schaltungsbereichen auf.

Betrachten wir zuerst die Probleme, die sich durch das digitale Timing ergeben. Bei der Entwicklung digitaler Systeme werden Signalintegritätsprobleme in digitaler Form im Vordergrund stehen. Binäre Signale auf dem Bus oder an Bauelement-Ausgängen nehmen beispielsweise fehlerhafte Werte an. Auf einem Logikanalysator (zum Beispiel Tektronix TLA Serie) werden die Timing-Fehler in der Signaldarstellung, in der Statusanzeige oder auf der Protokoll-Ebene in Erscheinung treten. Es reicht ein einziges falsches Bit, um das Ergebnis eines Befehls oder einer Transaktion entscheidend zu verändern. Abweichungen bei den digitalen Signalen können unterschiedliche Ursachen haben. Timing-bezogene Probleme sind besonders häufig:

Bus-Konflikte - Diese treten auf, wenn zwei Treiberbauteile versuchen, zur gleichen Zeit dieselbe Busleitung zu nutzen. Normalerweise sollte einer der Treiber in einen hochohmigen Zustand gehen, so dass er den anderen Treiber beim Senden der Daten nicht behindert. Wenn das Bauteil nicht in den hochohmigen Zustand geht, kämpfen die beiden Treiber um den Bus. Keiner der Treiber kann sich durchsetzen, so dass der Bus auf einen undefinierten Pegel gezwungen wird und so vermutlich die Schwellenspannung nicht erreicht. Damit ergibt sich zum Beispiel der logische Zustand "0", er sollte aber "1" sein. Bei einem sehr schnellen Bus wird dies durch die Laufzeit zwischen den konkurrierenden Sendern und dem Empfänger noch komplizierter.

Metastabiler Zustand - Dies ist ein unbestimmter oder nicht stabiler Datenzustand, der durch eine Timing-Verletzung, wie ein Setup- und Hold-Problem, verursacht wird. Dadurch kann dasAusgangssignal verzögert werden oder einen nicht erlaubten Ausgangspegel annehmen, wie ein zu kleines Signal, einen Störimpuls oder einfach den falschen Logikpegel.

Undefinierte Zustände - Diese können auftreten, wenn die Schaltzustände auf mehreren Eingängen eines Logikbauteils zeitlich nicht richtig ausgerichtet sind. Dies kann durch Schwankungen oder Fehler bei der Verzögerung von Eingangssignalen hervorgerufen werden.

Inter-Symbol-Interferenz (ISI) - Diese erfolgt, wenn ein Symbol nachfolgende Symbole stört und dadurch eine Verzerrung des Signals erfolgt. Verursacht wird dies durch Jitter und Rauschen auf Grund von Dämpfungen und Reflexionen bei hohen Frequenzen. Logikanalysatoren verfügen über leistungsfähige Tools, um den Anwender bei der Erfassung und Analyse von Digitalsignalen in vielen Formaten zu unterstützen. Moderne fortschrittliche Logikanalysatoren können Daten von Tausenden von Testpunkten gleichzeitig erfassen und dann als Streamdigitaler Pulse mitden jeweiligen Timing-Informationendarstellen. Bei einer derartigenErfassung mit einem konventionellen Logikanalysatorkönnen allerdings Amplitudenfehler und Störimpulse als gültige Logikzustände erscheinen,auchwenn diese falsche Daten enthalten. Ein fehlerhafter Wert kann möglicherweise im hexadezimalen Code erkennbar sein, auf dem Display istdagegen nicht sichtbar, warum der Fehler auftritt. Ohne eine geeignete Möglichkeit, umdas Signalverhalten genauer zu untersuchen, ist die Suche nachder Ursache eines Logikfehlers sehr schwierig.

Setup- und Hold-Verletzungen - Mit steigender Geschwindigkeit der Digitalsystemenehmen Setup- und Hold-Verletzungenzu. Ein Taktbauteil, wie ein D-Flip-Flop, benötigt vor dem Taktsignal für eine bestimmte Zeit stabile Daten an seinem Eingang. Dies wird als"Setup"-Zeit bezeichnet. Ebenso müssen die Eingangsdaten für eine festgelegte Zeit nach der fallenden Flanke des Takts gültig bleiben. Dies ist die "Hold"-Zeit. Eine Verletzung der Setup- und/oder Hold-Anforderungen kann unvorhersehbare Störimpulse am Ausgang zur Folge haben, es kann aber auch überhaupt keine Ausgangsänderung stattfinden. Setup- und Hold-Zeiten nehmen mit steigenden Bauteil-Geschwindigkeiten ab, was die Fehlersuche in den Timing-Beziehungen erschwert.

Bei Taktfrequenzen von einigen Hundert Megahertz ist jedes Design-Detail entscheidend, um Signalintegritätsprobleme zu minimieren:

  • Taktverteilung
  • Signalpfad-Design
  • Stichleitungen
  • Störspannungsabstand
  • Impedanzen und Lasten
  • Effekte auf den Übertragungsleitungen
  • Signalpfad-Rückströme
  • Abschlusswiderstände
  • Entkopplung
  • Energieverteilung