Test-Automatisierung Board-Test made by FPGA

Filed Programmable Gate Arrays in Test
Filed Programmable Gate Arrays in Test

Field Programmable Gate Arrays bieten Vorteile in Anwendungen mit Multi-Core-Fähigkeiten und Hochgeschwindigkeits-Schnittstellen. Aus testtechnischer Sicht bieten FPGAs noch weit mehr Möglichkeiten als die reine Applikationsrealisierung.

Field Programmable Gate Arrays (FPGAs) bestechen allgemein durch ihre Flexibilität und die ständig steigende Leistungsfähigkeit. Speziell im Testbereich können sie zum Beispiel auch zu Embedded-Design-Testzentren umfunktioniert werden, um Prototypen zu validieren oder im Rahmen von Produktionstests dem Fehlerteufel auf die Spur zu kommen. Allerdings bedarf es zur vollen Ausschöpfung des Potenzials derartiger Teststrategien entsprechend leistungsfähiger Werkzeuge zur durchgehenden Prozessautomatisierung.

Gute Testaussichten dank FPGA-embedded Instruments

Steigende Komplexität und Geschwindigkeit moderner Elektronikeinheiten führen zu immer größeren Problemen bei der Testbarkeit. Insbesondere bereitet der erodierende mechanische Testzugriff beim Einsatz konventioneller Test- und Messgeräte zunehmend Probleme.

Ein Ausweg aus diesem Dilemma bietet der Einsatz von Chip-embedded Instruments, wobei gemäß Bild 1 an dieser Stelle insbesondere die FPGA-basierten Instrumente im Fokus stehen sollen.

Im Unterschied zu externen Geräten sind die Embedded Instruments auf Chip-Ebene direkt in der nativen Schaltungsumgebung integriert. Dadurch wird das Hauptproblem des mechanischen Zugriffs auf sehr elegante Art gelöst. Ein mühevolles invasives Probing von Fine-Pitch-Anschlüssen oder Leiterbahnen wird damit überflüssig. Darüber hinaus ergibt sich in diesem Zusammenhang jedoch eine Reihe weiterer wichtiger Vor- und Nachteile:

  • Das Instrument sieht das reale intrinsische Signal im Silizium.
  • Signalverfälschungen durch mechanische Antastung werden ausgeschlossen.
  • Instrument und Test Target sind fest verbunden.
  • Die Leistungsfähigkeit des Instruments ist an die Parameter des Siliziums gebunden
  • Die Mächtigkeit eines Embedded Instrument ist nicht unbegrenzt definierbar
  • Embedded Instruments sind grundsätzlich auf eine bestimmte Anwendung optimiert.
  • Eine parametrische analoge Qualifizierung von Eingangssignalen ist bei Embedded Instruments durch die typischerweise vorhandenen Digital-Receiver nicht gegeben.

Damit wird klar, dass Embedded Instruments niemals an die Flexibilität und vom Target unabhängigen, universellen Analysefähigkeiten eines Stand-alone-Gerätes heranreichen, sehr wohl aber eine bestimmte Aufgabe effizient und mit hoher Präzision abdecken können.

Die Integration von Instrumenten ins Silizium als Funktions-IP (Intellectual Properties) ist grundsätzlich keine Neuheit und wird als wichtiges Element zum Chiptest schon seit langer Zeit standardmäßig praktiziert. Hier existiert ein breites Portfolio an BIST-IP (Built-in Selftest) für alle möglichen Applikationen wie beispielsweise PLL-BIST, Logic-BIST und Memory-BIST. Der Einsatz solcher Instrumente zum Board-Test ist dagegen noch recht junger Natur. Hier wirkt sich jedoch die natürliche Trennung von Chip- und Board-Entwicklung aus. Dadurch sind die Nöte und Wünsche der Board-Entwickler bei den Chipentwicklern zum Teil gar nicht in vollem Umfang bekannt. Oder aber sie wären in der Realisierung zu teuer, unter Umständen auch im geforderten Funktionsumfang gar nicht machbar. Eine bahnbrechende Innovation war in diesem Zusammenhang der Standard IEEE 1149.1 (JTAG/Boundary Scan) [1], wo erstmals gezielt Chip-Features für den Board-Test eingeführt wurden. Neuere Standards wie IEEE 1687 [2] werden diese Entwicklung verstärken.

Im Kontext dieser Gesamtsituation sind FPGAs für Testingenieure ein wahrer Segen. Durch ihre Programmierbarkeit wird die Abhängigkeit von fest vorgegebener Instrumenten-IP weitestgehend aufgehoben. Das ermöglicht gemäß Bild 2 eine Transformation von designintegrierten FPGAs in eingebettete Multifunktions-Testzentren mit konfigurierbaren Instrumenten.

Die Programmierung des FPGA findet hierbei über den standardmäßigen JTAG-TAP (Test Access Port) statt, der auch für Boundary Scan verwendet wird. Durch diese Synergie ist keinerlei zusätzliche Infrastruktur auf dem Board notwendig.
Gleichzeitig dient der JTAG-Port auch als Steuermedium für das Instrument-IP, da alle führenden FPGA-Anbieter standardmäßig ein Mapping von kundenspezifischen Designs in die JTAG-Registerstruktur ermöglichen.

Während beim Chiptest oftmals eine schnelle Go/Nogo-Aussage als Testresultat ausreicht, sieht das beim Board-Test völlig anders aus. Hier ist typischerweise eine detaillierte Pin-Level-Fehlerdiagnose als Reparaturinformation gefragt. Insofern sind auch die IP-Anforderungen in puncto Funktionsumfang, Steuerbarkeit und Testdatendurchsatz anderen Kriterien unterworfen und der Gesamtablauf wird komplexer. Dabei lassen sich gemäß Bild 3 drei Phasen unterscheiden.

In der Phase der Projektvorbereitung werden die Testausrüstung und das Testprogramm spezifiziert. Dieser Schritt muss spezifisch auf die Anforderungen der Unit Under Test (UUT) fokussiert sein, wobei auch das Guarding der restlichen, am FPGA angeschlossenen Schaltungsteile und des gesamten Board sichergestellt werden muss. Ansonsten könnten undefinierte Zustände den Test beeinflussen oder im Extremfall sogar Zerstörungen hervorrufen.

Im zweiten Schritt erfolgt die Testausführung. Hierzu gehören auch die Initialisierung des gesamten Instrumenten-IP sowie das Anlegen der Guarding-Pegel.
Der dritte Schritt ist die Analyse der Testresultate, einschließlich der Diagnosegenerierung und Fehlervisualisierung.

Abhängig von der Art und Zielstellung des Tests kann der Prozessfluss auch leicht variieren. Das hängt zum einen von der gewünschten Diagnosetiefe ab, andererseits spielen aber auch die eingesetzte Testausrüstung und die gewählte Gesamtstrategie zur Realisierung des FPGA-embedded Instrument eine Rolle.