IEDM 2015 Speicher gehen in die dritte Dimension

Traditionell ist das IEDM die führende wissenschaftliche Halbleiter-Konferenz für Fortschritte auf Transistorebene. Nachdem die Skalierungsgeschwindigkeit aber nachgelassen hat, suchen die Speicherexperten mit Hochdruck nach neuen Wegen.

Wurden früher auf dem International Electron Devices Meeting gern die Größen von Speicherzellen verglichen, die der Schlüssel zu weiterer Miniaturisierung und höherer Komplexität sind, so hat sich nun die wissenschaftliche Diskussion gewandelt. Nun werden Speicherkonzepte vom Zelltyp bis hinauf zur Chipebene betrachtet und bewertet. Wie ein roter Faden zieht sich die Erschließung der dritten Dimension durch das Programm der Speicher-Sessions.

Ein Paradebeispiel dafür ist ein Floating-Gate-3D-NAND-Speicher mit CMOS-Schaltungen unter dem Speicher-Array von Micron und Intel. Mit dem Unterschreiten des minimalen Half-Pitch der Zelle unter 20 nm verlangsamt sich die weitere Skalierung, so dass höhere Speicherdichten nur durch die vertikale Stapelung der Speicherelemente erreichbar sind. Zellen, die mehrere bit speichern können, steigern die Speicherkapazität weiter. Das Duo Micron/Intel hat einen Chip realisiert, dessen Speicherkapazität bei 2 bit/Zelle 256 Gbit und bei 3 bit/Zelle 384 Gbit erreicht. Der 32-Tier-3D-NAND-String mit Source und Drain Select Gates sowie die Source für das NAND-Array sind ausschließlich oberhalb des Siliziums realisiert und lassen so unterhalb des Arrays Platz für die CMOS-Decoder und Leseverstärker. Die Treiber der Wortleitungen unterhalb ermöglichen kurze Wortleitungen und niedrige Widerstände. Der Chip misst 168,5 mm2, so dass sich eine Speicherdichte von 1,52 Gbit/mm2 für 2 bit/Zelle und 2,28 Gbit//Zelle ergibt.

Bilder: 8

Speicher gehen in die dritte Dimension

Speicher gehen in die dritte Dimension

Paolo Cappelletti von Micron in Italien fasste die Entwicklung der nichtflüchtigen Speicher seit EPROM-Zeiten zusammen und sieht nun das Ende der Skalierung der Strukturgrößen gekommen. Derzeit sind planar gefertigte 128 Gbit MLC-NAND-Speicher mit 15/16 nm Half-Pitch Stand der Technik, aber jeder weitere Shrink ist schwierig und teuer. Deshalb fokussieren sich die Speicherhersteller auf vertikale Integration. 3D-NAND bringt drei Vorteile: Durch Stapeln der Chips lässt sich die Speicherdichte pro Chipfläche erhöhen. Trotz zusätzlicher Abscheidungsprozesse ist der Prozess weniger anspruchsvoll als bei einem Shrink der Lithographie und außerdem ist die Variabilität der Schwellspannung (Uth) geringer. Die Schwierigkeiten bei der Skalierung von Floating-Gate-Zellen hat in den vergangenen Jahren zur Entwicklung zahlreicher neuer nichtflüchtiger Speicherkonzepte (Emerging Memories), wie PCM, FRAM, MRAM und RRAM geführt. Doch derzeit sieht Cappelletti geringe Chancen für eine Ablösung von FG-3D-NAND, da sich diese weiter skalieren haben lassen, als zunächst angenommen. Hinzu kommt, dass Multi-Level-Konzepte und die Realisierung von Multilayer-Arrays mit zahlreichen Schwierigkeiten verbunden sind. Allerdings räumt Cappelletti den Emerging Memories durchaus Chancen zwischen den Einsatzfeldern von DRAMs (CPU) und NAND-Flash (Massenspeicher) ein. Vielversprechend ist  die Mitte 2015 von Intel und Micron gemeinsam angekündigte 3D-Xpoint-Architektur die zwischen DRAM und NAND-Flash angesiedelt ist. Xpoint soll um bis zum Faktor 1000 schneller und belastbarer (Schreib -/Lesezyklen) sein und das bei einem Zehntel der Zellenfläche (DRAM). Die transistorlose Crosspoint-Architektur bildet ein Schachbrettmuster, bei dem die vermutlich resistiv arbeitenden Speicherzellen, an den Kreuzungspunkten der Wort- und Bit-Leitungen sitzen. So lassen sich die einzelnen Zellen individuell adressieren, was zu effizienteren Schreib-/Lesevorgängen führt. Realisiert wurde bereits ein 128 Gbit-Chip.

Eine andere Art der 3D-Umsetzung sind FinFETs. Dass sich FinFETs nicht nur als schnelle Schalter für leistungsfähige Prozessoren eignen, zeigte ein Paper von TSMC und der National Tsing Hua Universität. Die Forscher aus Taiwan demonstrierten ein 1 Kbit FinFET Dielectric (FIND) RRAM (Bild 4), das in Form eines Makros mit dem 16-nm-Standard-FinFET-CMOS-Prozess kompatibel ist. Das FIND RRAM besteht aus einem FinFET für Select Gate und einer HfO2-basierten resistiven Schicht als Speicherelement. Die Zellenfläche beträgt 0,07632 µm2, ohne dass zusätzliche Masken- oder Prozessschritte gebraucht werden. Die Schreibspannung liegt bei 2,3 V und der Reset-Strom bei 35 µA bei unipolarem Betrieb.