Starter-Kit SoCrates "wirbelt Probleme weg"

Altera FPGA
Altera FPGA

Hochleistungs-CPUs und FPGA auf einem Chip - z.B. die SoC-Reihe Cyclone von Altera - machen mehr und mehr ASICs oder Mehr-Chip-Lösungen mit ASSPs überflüssig. EBV Elektronik macht die Wirbelstürme mit seinem Starter Kit „SoCrates“ jetzt noch einfacher und kostengünstiger nutzbar.

In der Vergangenheit wurden FPGAs unter anderem zusammen mit Embedded-Prozessoren eingesetzt, was natürlich diverse Herausforderungen mit sich brachte – z.B. die Datenübertragungsrate zwischen beiden Chips bei Hochge-schwindigkeits-Anwendungen. Mit Alteras Cyclone-SoCs gibt es diese Probleme nicht mehr. In ihnen finden sich neben den Prozessoren die programmierbaren Logikzellen und eine Reihe in Hardware-Blöcke gegossene Peripherieelemente. Zu den Zielmärkten gehören damit nicht nur Anwender, die bislang auf Mikrocontroller-basierende Systeme gesetzt hatten, sondern auch diejenigen, die einen applikationsspezifischen Prozessor brauchen, aber kein passendes ASSP (Application-Specific Standard Product) finden und/oder bei denen sich die Entwicklung eines ASIC wirtschaftlich nicht mehr darstellen lässt. Dazu gehören sicherlich Fakrikautomatisierung, Kommunikation, Netzwerkanwendungen und Medizinelek­tronik. Auf diesen Märkten findet man heute häufig Zwei-Chip-Lösungen bestehend aus einem Embedded-Prozessor und einem konventionellen FPGA, die erstens mehr Energie verbrauchen und zweitens bei immer höher inte­grierten Systemen aufgrund des zusätzlichen Leiterplattenplatzes immer häufiger ungeeignet sind.
Neben der Entwicklung eines ASIC, das sich mit schrumpfenden Prozessgeometrien als immer teurer und risikobehafteter darstellt und nur noch für Märkte mit wirklich hohen Volumina rentabel ist, gibt es natürlich noch eine weitere Alternative: die Synthese eines Soft Core in die programmierbaren Logikzellen. Alteras NIOS Soft Core ist für nur 495 Dollar erhältlich, weist aber einen entscheidenden Nachteil auf: Er ist langsam und frisst Logikzellen, die dem kundenspezifischen Design nicht mehr zur Verfügung stehen. Vor rund zwölf Jahren hat Altera die Integration einer Hard-Macro-CPU schon einmal versucht, ist jedoch, was die Marktakzeptanz angeht, mehr oder weniger gescheitert, da sie als High-End-FPGAs mit Controller nur für Nischenanwendungen passten.
Die Cyclone-V-SoC genannten Chips unterscheiden sich von Alteras bisherigen CPU-FPGAs in vielerlei Hinsicht. Sie haben leistungsfähigere CPUs, binden diese mit breiten und schnellen Bussen viel enger an die programmierbare Logik an, weisen mehr in Hardware-Blöcke gegossene Peripherie-Elemente auf und besitzen mehr Variationen zum Booten. Davon abgesehen ziehen sie natürlich auch Nutzen aus TSMCs neuester 28-nm-Prozesstechnologie, um die Taktfrequenzen hochzutreiben, die Leistungsaufnahme zu reduzieren und weniger Siliziumfläche zu belegen.
Und nicht zu vergessen, mit drei unterschiedlichen Unterfamilien der Serie Cy­clone V gibt es mehr Alternativen als jemals zuvor. Die SoCs auf Basis von Cy­clone V gibt es in drei Variationen: Cy­clone V SE, Cy­clone V SX und Cy­clone V ST. Diese unterscheiden sich durch die Anzahl und Geschwindigkeit der Trans­ceiver (keine, 3,125 oder 6,144 Gbit/s) sowie zwei PCI-Gen-2-I/Os bei den Unterfamilien SX und ST. Allen gemeinsam ist eine Single- oder Dual-Core-Ausführung des Cortex-A9 von ARM.

Prozessor aus dem iPhone
ARMs Multicore-Prozessor Cortex-A9 ist aus diversen Smartphones bekannt, so z.B. aus Apples A5-Prozessor, der u.a. im iPhone 4S zum Einsatz kommt. Seine leistungsfähige Mikroarchitektur zeigt Bild 1 und ermöglicht eine Rechenleistung von 2,5 DMIPS/MHz. Die Dual-Issue-Out-of-Order-CPU mit einer 8- bis 11-stufigen Pipeline (acht Stufen für arithme-tisch-logische Befehle, elf für Laden/Speichern) kann parallel zwei Instruktionen laden und dekodieren. Der Cortex-A9 hat drei Instruktionseinheiten (+ Sprung) und ein 24 Befehle großes Reorder-Fenster, innerhalb dessen Befehle außerhalb der ursprünglichen Reihenfolge ausgeführt werden können – z.B. wenn ein Befehl auf einen Wert warten muss, können folgende Instruktionen vorgezogen werden, damit die Pipeline nicht blockiert wird.