MathWorks GmbH Neue Testfunktionen für FPGA-Hardware-in-the-Loop

Neue Funktionen im HDL Verifier
Neue Funktionen im HDL Verifier

MathWorks stellt neue Funktionen im HDL Verifier zur Beschleunigung der Verifikation durch FPGA-in-the-Loop (FIL) vor. Dank der neuen FIL-Funktionen sind eine schnellere Kommunikation mit der FPGA-Platine und eine Simulation mit höherer Taktfrequenz möglich.

Der HDL Verifier für die FIL-Verifikation automatisiert das Setup und die Verbindung von MATLAB- und Simulink-Testumgebungen mit Entwürfen, die auf FPGA-Entwicklungsplatinen ausgeführt werden. Auf diese Weise können Nutzer datengetreue Co-Simulationen des auf der aktuellen Hardware ausgeführten FPGA-Entwurfs erstellen und dabei die gleiche Testumgebung wie für die Entwicklung nutzen.

Das Release R2016b von MathWorks ermöglicht Ingenieuren, eine benutzerdefinierte Frequenz für ihren FPGA-Systemtakt vorzugeben – mit Taktfrequenzen, die bis zu fünfmal schneller sind, als es zuvor mit FIL möglich war. Entwürfe, die Overclocking-Faktoren bei der FPGA-Erstellung verwenden, wie bei Steuerungsanwendungen üblich, können von größeren Ausgabedatensätzen profitieren, die den Durchsatz erhöhen. Zudem können Ingenieure nun über die PCI-Express-Schnittstelle FIL verwenden, um die Kommunikation zwischen MATLAB und Simulink auf der einen Seite und Xilinx KC705/VC707- und Intel Cyclone V GT/Stratix V DSP-Entwicklungsplatinen auf der anderen Seite bei drei- bis viermal höheren Simulationsgeschwindigkeiten als mit Gigabit Ethernet zu beschleunigen.