Der Nachfolger der FinFET-Technologie Nanosheet-Transistoren für 5-nm-Chips

Der IBM-Research-Wissenschaftler Nicolas Loubet zeigt einen Wafer mit Chips auf Basis der 5-nm-Silizium-Nanosheet-Technologie.
Der IBM-Research-Wissenschaftler Nicolas Loubet zeigt einen Wafer mit Chips auf Basis der 5-nm-Silizium-Nanosheet-Technologie.

Noch kleinere und noch leistungsfähigere Chips als heute? Mit der Nanosheet-Technologie könnten sich künftig 5-nm-Chips produzieren lassen, die den FinFETs bezüglich ihrer Leistungsmerkmale überlegen sind.

Die IBM Research Alliance hat einen Prozess für die Herstellung eines Silizium-Nanosheet-Transistors entwickelt, mit dem sich Chips in 5-nm-Technologie realisieren lassen.

Erst vor weniger als zwei Jahren haben Wissenschaftler der IBM Research Alliance einen 7-nm-Test-Node-Chip mit 20 Milliarden Transistoren vorgestellt. Nun haben sie ein Verfahren entwickelt, mit dem sich künftig 30 Milliarden Schalter auf einem fingernagelgroßen Chip platzieren lassen sollen.

Solche leistungsstarken Chips könnten Verwendung bei besonders datenintensiven Anwendungen finden, zum Beispiel bei der Verarbeitung von Daten in den Bereichen Cognitive Computing, Internet der Dinge und Cloud-Anwendungen. Wenn die mögliche Leistungssteigerung nicht oder nicht vollständig ausgenutzt wird, lassen sich mit 5-nm-Chips erhebliche Energieeinsparungen erreichen, mit denen längere Akkulaufzeiten erzielbar sind.

Wesentlich höhere Leistung

IBM Research forscht seit mehr als einem Jahrzehnt an der Entwicklung der Nanosheet-Halbleitertechnologie. Für ihre Arbeiten nutzten die Forscher geschichtete Silizium-Nanosheets anstatt der bei der 7-nm-Technologie eingesetzten FinFET-Architektur. Verglichen mit der momentan führenden 10-nm-Technologie lässt sich nach Angaben der IBM Research Alliance mit den 5-nm-Strukturen eine Leistungssteigerung um 40 % erreichen oder eine Energieeinsparung von 75 % bei gleichbleibender Leistung. 

Für die Nanosheet-Transistoren kommt derselbe Extreme-Ultraviolet- (EUV-)Lithographie-Ansatz zum Einsatz, der auch schon für die 7-nm-Knoten benutzt wurde. Durch die EUV-Lithographie lässt sich die relative Dimensionierung der Nanosheets sowohl während des Chip-Designs als auch während des Produktionsprozesses kontinuierlich anpassen.

Die Justierbarkeit erlaubt es eine Feinabstimmung zwischen Leistungsfähigkeit und Leistungsaufnahme für ausgewählte Schaltkreise durchzuführen. Dies ist mit der bisherigen FinFET-Transistor-Architektur, die durch die begrenzte Höhe der stromführenden Fins limitiert wird, nicht möglich ist. Zwar können die Strukturen von FinFET-Chips auf 5 nm reduziert werden, indem man den Raum zwischen den Fins verkleinert. Jedoch ist damit keine Erhöhung des Stromflusses über die Fins möglich, und damit keine Leistungssteigerung des Transistors.

An den von IBM geleiteten Forschungsarbeiten sind neben IBM auch Partner-Unternehmen wie Globalfoundries und Samsung sowie einige Technologie-Equipment-Hersteller beteiligt. Die Details des neuen Ansatzes wurden auf der diesjährigen Symposia on VLSI Technology and Circuits im japanischen Kyoto vorgestellt.