IDF 2014 Intels lebende Legende Mark Bohr stellt 14-nm-Chipfertigung vor

Mark Bohr hat Halbleiter-Innovationen wie High-K/Metal-Gate und FinFETs erfunden.
Mark Bohr hat Halbleiter-Innovationen wie High-K/Metal-Gate und FinFETs erfunden.Auf dem IDF lauschten fast 1.000 Zuhörer seinen Ausführungen.

Gestrecktes Silizium, High-K/Metal-Gate-Transistoren, FinFETs – Intels Fertigungsguru Mark Bohr hat die Chip-Industrie schon mehrfach verändert. Auf dem IDF 2014 stellte er Intels 14-nm-Prozess vor – und erklärte, dass ein Ende von Moores Law auch ohne EUV nicht absehbar ist.

Immer teurer, bald nicht mehr wirtschaftlich – so sieht die Chipindustrie das weitere Schrumpfen der Fertigungsgeometrien bei Mikrochips. Marktführer Intel produziert seit neuestem Core-M-CPUs in einem 14-nm-Prozess mit FinFET-Transistoren der 2. Generation. Die Bilderstrecke zeigt die beeindruckenden Ergebnisse: Der Abstand der Fins sank von 60 auf 42 nm (0,7x), der Gate-Abstand von 90 auf 70 nm (0,78x) und der Abstand der Interconnects sogar von 80 auf 52 nm (0,65x).

Verantwortlich für Intels Prozessentwicklung ist Senior Fellow Mark Bohr, der sich laut Visitenkarte Chef „Logic Technology Development“ nennt. Tatsächlich ist Bohr für die wichtigsten Innovationen der Chipindustrie verantwortlich: Die Einführung von gestrecktem Silizium, den High-K/Metal-Gates und dreidimensionale Transistoren (FinFETs) in die Massenfertigung, was Intel jedesmal einen Fertigungsvorsprung von mindestens 2 Jahren auf die Konkurrenz gebracht hat.

Neben der reinen Skalierung wurde beim 14-nm-Prozess die Anzahl der Fins reduziert, was laut Bohr zu geringeren parasitären Kapazitäten geführt hat. Dafür wurden die Fins der Transsitoren höher (42 gegenüber 34 nm beim 22-nm-Prozess) und schmaler ausgeführt, was zu einer höheren Schaltgeschwindigkeit der Transitoren geführt hat.

Wichtig für die Chip-Größe ist natürlich nicht nur die CPU alleine, sondern in viel größerem Maße der SRAM-Speicher für die Caches und die Interconnects. Die SRAM-Zelle des 14-nm-Prozesses skalierte dabei um beeindruckende 0,54x von 0,108 µm2 auf nur noch 0,0588 µm2, der ninimale Interconnect-Abstand von 80 auf 52 nm (0,65x).

Einen Seitenhieb auf die weltgrößte Foundry TSMC konnte sich Bohr dann doch nicht verkneifen: Während diese beim Übergang von 20 nm Planartransistoren auf 16 nm FinFETs keine Skalierung der Logikfläche vornimmt (es werden einfach im bestehenden 20-nm-Prozess die Planartransistoren durch FinFETs ersetzt), handelt es sich bei Intels Prozess um einen „echten 14-nm-Prozess, bei dem die Logikfläche um Faktor 0,53 skaliert.

Bilder: 7

Intels 14-nm-Prozess setzt Industriemaßstäbe

Das Ende für Moore's Law ist zumindest für Intel nicht in Sicht - der neue 14 nm Prozess skaliert weiter wie bisher. Sehen Sie sich die beeindruckenden Details an.

Kosten pro Transistor sinken

Bemerkenswert ist, dass Bohr vorrechnen konnte, dass die Kosten pro Transistor trotz der höheren Investitionen in die Fertigung sinken. Zwar musste er zugeben, dass die Kosten pro Silizumflächeneinheit (Dollar/mm2) steigen – durch teurere Fab-Tools, Double- und Triple-Patterning und andere Kostentreiber. Allerdings sinkt die Fläche pro Transistor (mm2/Transistor) deutlich stärker als die Kosten pro mm2 steigen, so dass insgesamt die Kosten pro Transistor sinken.

Eine weitere beeindruckende Metrik legte Bohr bezüglich der erzielbaren Rechenleistung pro W Leistungsaufnahme auf: Um Faktor 1,6 wird diese bei der 14-nm-Fertigung gegenüber dem 22-nm-Prozess steigen. Beim Core-M-Prozessor wird der Anstieg sogar Faktor 2,0 betragen, da man parallel noch die Mikroarchitektur verbessert hat.

Ausblick auf 10 und 7 nm

Auf Frage der Elektronik, wie Bohr die Zukunft von Moores Law unter Berücksichtung der Nicht-verfügbarkeit der extrem-ultravioletten Belichtung (EUV) sieht, erklärte Bohr nicht nur, dass Intel bereits 10-nm-Testchips im Hause hat, sondern absehbar sei, dass man mit herkömmlichen Belichtungsverfahren sogar sicher 7-nm-Chips produzieren könne. Er wollte sich allerdings nicht dazu äußern, wieviele Belichtungsschritte (Quadruple-Patterning oder noch mehr) dann notwendig sein werden. Die heutigen EUV-Belichtungssysteme von ASML und anderen Fab-Tool-Herstellern bezeichnete Bohr bezüglich des Wafer-Durchsatzes pro Stunde als immer noch völlig unzureichend. EUV-Lithografie ist ein Fotolithografie-Verfahren, das elektromagnetische Strahlung mit einer Wellenlänge von 13,5 nm (91,82 eV) nutzt, sogenannte extrem ultraviolette Strahlung.

Ob und wann EUV daher bei Intel eingesetzt werden könnte, wollte er nicht prognostizieren, ebenso nicht den Wechsel auf 450-mm-Wafer. Auch hier ist die Kostenfrage ungeklärt, er sagte, selbst Intel alleine könne die Entwicklungskosten der 450-mm-Fab-Tools nicht stemmen. Die große Frage ist, wer außer Intel macht bei 450 mm noch mit?

Zur Chipausbeute bei 14 nm wollte sich Bohr nicht äußern: Sie sei in einem „gesunden Rahmen“ und würde Tag für Tag weiter steigen – was immer das heißen mag.