IEDM 2017 Intel und Globalfoundries mit dritter FinFET-Generation

Schnitt durch einen Chip in Intels 10-nm-FinFET-Prozess.
Schnitt durch einen Chip in Intels 10-nm-FinFET-Prozess.

Im Ringen um die Führungsposition treiben Intel und Globalfoundries Moore’s Law in den Bereich der 10- und 7-nm-Knoten voran. Trotz der unterschiedlichen Bezeichnung sind beide Technologien vergleichbar, besitzen aber ihre individuellen Vorteile.

Auf der 63. IEDM in San Francisco lieferten sich US-West- und Ostküste eine Schlacht, wer die Nase bei State-of-the-Art-Prozesstechnik die Nase vorn hat.

Für die an der Westküste ansässige Intel Corp. stellte Dr. Chris Auth einen neuen 10-nm-Logikprozess mit der dritten FinFET-Generation vor. Für die von den Abmessungen her kritischen Schichten nutzt Intel Self-Aligned Quad Patterning (193-nm-Immersion-Lithographie) und führt Kobalt als Ersatz für Kupfer in den feinsten drei lokalen Interconnect-Schichten ein. Zur Steigerung der Dichte kommen selbstjustierende Kontakte über dem aktiven Gate (Contact over Active Gate -- COAG) zum Einsatz und es wurden auch die Dummy-Gates an den Zellengrenzen eliminiert. Die Transistoren bestehen aus rechtwinkligen Fins mit einer mittleren Fin-Breite von 7 nm, einer Fin-Höhe von 46 nm bei einem Fin-Pitch von 34 nm. Auf der Materialseite setzt Intel auf die fünfte Generation von High-k Metal Gates und die siebte Generation von Strained Silizium. Vier oder sechs Workfunction Metal Stacks (WFM) erlauben die Nutzung von undotierten Fins für niedrige, Standard- und optional hohen Schwellspannungen Ut. Insgesamt bietet der Prozess 12 Metallisierungslagen mit ultra-low-k Dielektrika über alle Verdrahtungschichten. Trotz der Verlangsamung bei der Lithographie-Skalierung ist es gelungen, dass die Transistordichte beschleunigt werden konnte. Auf Basis einer definierten Transistordichtemetrik, die NAND und Scanned Flip-Flops berücksichtigt, konnte die Transistordichte beim 10-nm-Knoten im Vergleich zum Vorgänger mit 14 nm um den Faktor 2,7 zulegen (von 22 nm auf 14 nm Faktor 2,5).

Der Contacted Gate Pitch wurde auf 54 nm skaliert und die minimale Größe einer 6T-SRAM-Zelle liegt nun bei 0,0312 µm2. SAQP kommt bei der Diffusionsschicht und den ersten beiden Metallisierungslagen zum Einsatz. Die aggressive Skalierung des Kontaktraums erfordert eine besondere Beachtung des Kontaktwiderstands und den Ersatz von Wolfram mit Kobalt, was eine Reduzierung des Kontaktleitungswiderstands um 60 % bringt. Als zweite Maßnahme wurde eine konforme Titanschicht hinzugefügt, die die Source/Drain Diffusionsregionen umgibt. Eine dünne NiSi-Schicht senkt den Kontaktwiderstand bei PMOS-Transistoren.

Die dritte FinFET-Generation zeigt charakteristische steile subschwellen Anstiegsflanken mit 70 mV/Dec. Sowie niedrige DIBL-Werte (Drain Induced Barrier Lowering) von 70 mV/V. Zur Ausbeutesteigerung nutzte Intel ein 204 Mbit SRAM mit drei verschiedenen SRAM-Zellen, jeweils optimiert für hohe Dichte mit der Fläche 0,0312 µm2, für niedrige Spannungen 0,0367 µm2 und für Hochleistungsanwendungen mit 0,0441 µm2.

Bilder: 6

Intels 10 nm FinFET-Plattform

Intels dritte Generation von FinFETs, nun mit 10 nm nach 22 und 14 nm.