IDF 2014 Intel bietet erste x86-CPU als lizensierbare IP an

Während TSMC & Co. auf „One size fits it all“ setzen, nutzt Intel zwei 14-nm-FinFET-Prozesse. Das neue Multi-Die-Packaging ist den herkömmlichen 2.5-D-Verfahren deutlich überlegen.

In einem Vortrag über Intels Foundry-Angebote enthüllte der Chip-Gigant, dass er an einer lizensierbaren Atom-CPU-IP arbeitet. Zudem wurde ein bemerkenswerter Ansatz für Multi-Die-Packaging enthüllt. Im Gegensatz zur Konkurrenz gibt es zwei 14-nm-FinFET-Prozesse.

Um seine Fab-Auslastung weiter zu steigern und neue Geschäftsmodelle für sinkende CPU-Umsätze im PC-Markt zu finden, bietet Intel bekanntlich schon länger Foundry-Dienste an, die auf dem IDF detailliert wurden.

Der Kunde kann dabei zwischen einem kundenspezifischen Produkt, das aus seinem eigenen Design plus IP von Intel oder Drittanbietern besteht, und einem Derivat eines Intel-Standard-Produkt-Design wählen, das mit Kunden- oder Drittanbieter-IP zu einem kundenspezifischen Produkt modifiziert wird.

Dazu hat Intel ein umfangreiches Design-Ecosystem mit Cadence, Synopsys, MetorGraphics und anderen Herstellern entsprechender Tools und IP aufgebaut. Bislang wurden lediglich 6 Kunden öffentlich genannt (u.a. Altera, Microsemi und zuletzt Panasonic), laut Intel gibt es aber viel mehr Kunden, die nicht öffentlich genannt werden wollen.

Interessant ist, dass Intel anders als TSMC, Globalfoundries und andere, die glauben, ab 20 nm und darunter alle Kundenanforderungen mit einem einheitlichen Prozess abdecken zu können, dies eben nicht glaubt: Vielmehr wird es zwei Prozesse fokussiert auf Low-Power-Anwendungen bzw. High-Performance-Applikationen geben (siehe Bilderstrecke). Gleiches gilt für 10 nm.

Kunden können von Intels umfangreichen Flip-Chip-Packaging-Portfolio profitieren, was wenig verwunderlich ist, da der Chip-Riese ja umfangreiche Erfahrungen vom LGA-Package mit extrem hoher Pin-Zahl für High-Performance-Computing bis zum PoP gesammelt hat.

Spannend ist eine neue von Intel entwickelte Technologie für die Verbindungen mehrerer Dies mit der Bezeichnung Embedded Multi-die Interconnect Bridge (EMIB). Stand der Technik heute ist die sogenannten "2.5D"-Technologie. Sie verbindet mehrere übereinandergestapelte Chips über einen nur 100 µm dicken Zwischenträger ("Interposer"), ebenfalls aus Silizium.

Auf dem Interposer werden in mehreren Ebenen metallische Leiterbahnen in einer gängigen CMOS-Prozesstechnik angelegt. Diese werden dann mit zahlreichen TSVs zum darunter- und darüberliegenden Chip (meist in der Kombination Speicher und Logik) durch den Wafer hindurch kontaktiert.

Als erster größerer Hersteller bot Xilinx seine Virtex-7-FPGAs in dieser 2.5D-Technik an. 2 Mio. Logikzellen auf vier einzelnen Chip-"Slices" werden mit 200 000 Microbumps in einem bei TSMC entwickelten CoWos-Prozess (Chip on Wafer on Substrate) über einen Silizium-Interposer mit vierlagigem metallischen Routing verbunden – mit insgesamt 10 000 TSVs (Through Silicon Via).

Das Problem dieser Technologie ist u.a., dass sie zahlreiche Prozessschritte benötigt und zudem wertvolle Siliziumfläche auf dem Chip für die TSVs verloren geht, was die Kosten in die Höhe treibt.

Wie in der Bilderstrecke ersichtlich ist, entfallen bei Intels Ansatz, bei dem die Verbindungen direkt in einem FCBGA-Substrat ohne TSVs erfolgen, nicht nur zwei der vier 2.5-D-Prozesschritte, sondern auch der Interposer, was das Paket dünner macht.

Natürlich stellt Intel ein vollständiges Foundry-Design-Kit bereit, ohne dessen Tools das Geschäft ja gar nicht möglich wäre (letzte beiden Bilder der Bilderstrecke).

 

Bilder: 12

Intel als Leading-Edge-Foundry

Mit zwei 14-nm-FinFET-Prozessen und reichhaltiger IP kann Intel mit den führenden Foundrys TSMC und Glaobalfoundries konkurrieren - oder mehr als das.