IEDM 2013 FinFET-Monopol gebrochen – FinFETs für alle

Auf der IEDM 2013 in Washington D.C. informierten sich rund 1400 Mikroelektronik-Experten aus aller Welt. Die IEDM bot an den drei Konferenztagen mehr als 215 Papers in 33 Sessions.
Auf der IEDM 2013 in Washington D.C. informierten sich rund 1400 Mikroelektronik-Experten aus aller Welt. Die IEDM bot an den drei Konferenztagen mehr als 215 Papers in 33 Sessions.

Schon lange diskutiert die Halbleiterindustrie über FinFETs, jetzt sind sie in der Realität angekommen. Shien-Yang Wu von TSMC stellte in seinem Vortrag einen 16-nm-FinFET-Prozess vor, der gegenüber dem planaren 28-nm-HK/MG-Prozess die Logikdichte verdoppelt, die Schaltgeschwindigkeit um mehr als 35 % steigert und das alles bei 55 % reduzierter Leistungsaufnahme.

Auf der IEDM 2012 präsentierte Intel als erster Halbleiterhersteller einen fertigungsreifen FinFET-Prozess für den 22-nm-Knoten. Dieser war allerdings den hauseigenen Prozessoren vorbehalten. Mit dem 16-nm-FinFET-Prozess von TSMC erhält nun die gesamte Halbleiterindustrie Zugang zu modernster Fertigungstechnologie. Als Demonstrator hat TSMC einen vollständig funktionstüchtigen 128-Mbit-SRAM-Chip auf Basis von 6-Transistor-Speicherzellen realisiert. Die auf niedrige Leckströme optimierten FinFET-Transistoren erreichen eine exzellente Beherrschung der Kurzkanaleffekte (SCC) mit einer Drain-induzierten Senkung der Schwellspannung (DIBL) von kleiner 30 mV/V bei einem überlegenen Drainsättigungstrom von 520/525 µA/µm bei 0,75 V und einem Ruhestrom von 30 pA/µm, sowohl für NMOS als auch für PMOS.

Der Prozess ist für die Massenfertigung ausgelegt und bezüglich der Kosten und Komplexität optimiert. Die Prozessoptionen umfassen FinFETs mit mehreren Schwellspannungen (Vts) an, um ein breites Spektrum an Anwendungen zu ermöglichen. Für Analog-/Mixed-Signal-Schaltunen stehen hochpräzise Widerstände, MOS-Varaktoren, parasitäre Bipolar-Junction-Transistoren (BJTs) und Dioden zur Verfügung. Kupfer/Low-K-Verbindungselemente mit verschiedenen Metallkombinationen bezüglich der Dicke und Abstände (Pitch) erlauben eine Abstimmung des R/C-Verhaltens und der Routing-Dichte. Mit planaren MiM-Strukturen (metal insulator metal) mit High-K-Dielektrikum lassen sich Kondensatoren mit mehr als 20 fF/µm2 realisieren.

 

Die Fin-Herstellung auf dem Bulk-Substrat mit einem Fin-Abstand von 48 nm findet mit einer „Pitch-splitting“-Technik statt, wobei die Fin-Breite durch die Dicke der Seitenwand bestimmt ist. Nach der Polysilizium-Abscheidung und der Gate-Formung mit einem Gate-Pitch von 90 nm auf der 3D-Fin-Struktur folgt der Prozessschritt der High-K/Metal Gate-Herstellung. Die erhöhten Drain- und Source-Elektroden werden in einem zweifach-epitaktischen Prozessschritt erzeugt, wobei dieser dahingehend optimiert wurde, dass die parasitären Widerstände von Source und Drain möglichst minimiert werden. Für das lokale Routing der Signale zu Gate, Source und Drain kommen Wolfram-Plugs zum Einsatz. Die anschließenden Metallisierungsschichten bis zu einem Abstand von 64 nm werden mit Mehrfach-Patterning erzeugt, darüber reicht Single-Patterning aus.

Auch wenn typischerweise digitale Schaltungen bei den modernsten Prozessknoten dominieren, lassen sich analoge Schaltungsteile oftmals nicht vermeiden. Der Fin-FET-Prozess zeigt gegenüber dem planaren 28-nm-Vorgänger-Prozess außerordentliche brauchbare Analog-Eigenschaften. Die FinFETs erreichen und unterbieten die planaren Transistoren im Hinblick auf das 1/f-Rauschen für NMOS und PMOS. Die Fehlanpassung der Schwellspannung ist 24 % niedriger bei NMOS- und PMOS-FinFETs. Auch die intrinsische Spannungsverstärkung liegt um den Faktor 3,1 für NMOS bzw. 2,7 für PMOS darüber.