Stratix V Erster Testchip mit 25-Gbit/s-Transceiver funktionsfähig

Nachdem das Wettrennen um das schnellste 28-nm-FPGA zwischen Xilinx und Altera auf Powerpoint-Ebene fast schon bizarre Formen angenommen hatte, konnte Altera seinen Kunden und einigen Journalisten den ersten Testchip aus dem Hause TSMC zeigen. Das Augendiagramm eines 25-Gbit/s-Transceivers sah dabei besser aus als bei manchem ASIC.

Mit dem fünften (von insgesamt sieben) Testchips auf dem Weg zur Produktion glaubt Altera einen Vorsprung von einem halben Jahr auf Marktführer Xilinx herausgearbeitet zu haben. Sollte sich dieses bestätigen, würden sich wohl definitiv neue Wachstumschancen für Altera in den Bereichen Kommunikationstechnik, optischen Netzwerken und Testsystemen ergeben, eben überall dort, wo es auf die schnelle Übertragung von Daten mit Hochgeschwindigkeits-Transceivern ankommt.

Die neuen Stratix-V-FPGAs wurden mit 32 jeweils 12,5 Gbit/s schnellen und 4 jeweils 28 Gbit/s schnellen Transceivern angekündigt. Gegenüber den heutigen FPGA-Generationen von Xilinx und Altera, die maximal zwischen 11 und 12 Gbit/s übertragen, gibt es zwei große Vorteile, die diese Bausteiene für die oben genannten Märkte attraktiv machen. Zum einen konnten durch die Fertigung in einem 28-nm-High-K/Metal-Gate-Prozess schneller schaltende Transitoren bei geringeren Leckströmen eingesetzt werden. Altera bekommt als Vorzeigekunde bei TSMC einen eigenen Prozess, der von TSMCs HP-Prozess abgeleitet ist und sich dahingehend unterscheidet, dass Transitoren mit unterschiedlichen Gate-Längen und Schwellenspannungen zum Einsatz kommen, um die Leistungsaufnahme zu reduzieren. Die Stratix-V-Logik wird 350 MHz erreichen, aus Systemebene werden durch den Prozess und architektonische Veränderungen gegenüber Stratix IV bei typischen Designs (z.B. 100 G-Ethernet-MAC) Energieeinsparungen in Höhe von rund 35 % erzielt. In diesem Zusammenhang sind die integrierten Hardcopy-Blocks für PCI Express Gen. 3 und 40G/100G-Ethernet sowie die DSP-Blöcke zu nennen (es gibt bis zu 3510 18x18-Multiplizierer), die natürlich energiesparender arbeiten als eine vergleichbare Implementierung in der FPGA-Logik. Pro 28-Gbit/s-Kanal werden rund nur 200 mW aufgenommen gegenüber 170 mW bei 12,5 Gbit/s und 80 mW bei 6,5 Gbit/s - die Leistungsaufnahme pro Gbit Datenübertragung sinkt daher drastisch. Im Vergleich zu externen Transceivern kommt man auf Werte unter 10 Prozent von deren Leistungsaufnahme.

Das zweite Argument für die Stratix-V-FPGAs ist eine reduzierte Baugröße. Um eine Übertragung von 100 Gbit/s zu erreichen, musste man beim Stratix IV noch 10 Leitungen a 11,3 Gbit/s nutzen, mit den Stratix V reichen 4 Leitungen aus. Man braucht also weniger Chips pro Modul und kann durch die Modulgröße reduzieren. Neben diesen beiden Hauptvorteilen gibt es eine schnellere Speicheranbindung (800 MHz DDR3) und eine Konfiguration per PCI-Express zu erwähnen.

Testchip zeigt gutes Verhalten bei 12,5 Gbit/s und 25 Gbit/s - 28 Gbit/s werden noch nicht erreicht

In einer Versuchsanordung (Bilderstrecke) zeigte Altera einen Testchip bei 12,5 Gbit/s und 25 Gbit/s. 28 Gbit/s werden noch nicht erreicht (die Signalqualität ist noch zu schlecht), hierfür müssen noch Modifikationen bezüglich des Silizium-Designs und Package (Pin/Ball-Anordung für optimales Signalverhalten auf dem Board) vorgenommen werden. Zudem war auf dem Stratix-V-FPGA noch ein Kühlkörper montiert, so dass der Chip selbst nicht in Augenschein genommen werden konnte. Für eine möglichst geringe Bitfehlerrate ist der Jitter mitentscheidend. Das Augendiagramm beim 12,5 Gbit/s-Transceiver, der über 3,5mm-SMA-Verbinder und Koaxialkabel an das Oszilloskop angeschlossen war, stellte sich weit geöffnet dar (siehe Bilderstrecke). Der Random-Jitter (RJ), der sich durch termische und Rausch-Effekte ergibt, wurde mit 1,19 ps gemessen, der determinitische Jitter DJ mit 11,63 ps.

Beim 25-Gbit/s-Transceiver, der über einen 2,4mm-MMPX-Verbinder mit dem Oszilloskop verbunden war, stellte sich das Augendiagramm erwartungsgemäß nicht so perfekt dar (siehe Bilderstrecke), allerdings sind die gemessenen Jitterwerte (RJ=750,72 fs und DJ=16,96 ps) für diese Frequenzen besser, als sie bei manchem ASIC erreicht werden. Als letztes zeigte Altera noch den Datenfluss über eine 13-Slot-Backplane, in welche eine SMA-Paddle-Card eingesteckt war.

Mitte 2011 will Altera die Massenproduktion der Stratix-V-FPGAs aufnehmen. Wie die Live-Demonstration zeigte, scheint man auf einem guten Weg zu sein, die Ziel-Übertragungsrate von 28 Gbit/s konnte mit dem Testchip-Design allerdings noch nicht erreicht werden. Aber auch die heute erreichten 25 Gbit/s sind eine klare Ansage an die Konkurrenz, da sie die bisherigen Spitzenwerte mehr als verdoppeln.

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Alteras Stratix-V-FPGA-Testchip im Einsatz

Der fünfte von insgesamt sieben Testchips von Alteras 28-nm-FPGAs Stratix-V zeigte bereits funktionsfähige 12,5- und 25-Gbit/s-Transceiver.