IC-Verifikation Automatisiertes Designregelausnahmen-Management beschleunigt IC-Designs

Automatisiertes Designregelausnahmen-Management (Waiver Management) ist eine Technik, die selbsttätig vernachlässigbare Designregelverletzungen erkennt und beseitigt. Die nachstehend beschriebene Methode gewährleistet bei jedem DRC-Durchlauf die korrekte Verarbeitung der Informationen.

Foundries erstellen Designregeln, um Funktionen und Konfigurationen für einen vorgegebenen Herstellungsprozess zu spezifizieren. Diese Designregeln sind meist sehr konservativ und oft sind Layoutstrukturen zu finden, die zwar präzise hergestellt werden können und zu einer akzeptablen Ausbeute führen, die aber die Standard designregeln (Design Rule Checking – DRC) nicht erfüllen. Angesichts dieses Gegensatzes diskutieren und verhandeln Foundries oft mit den Designern, um bei solchen Designmustern DRC-Fehler „vernachlässigen“ zu können.
Wenn dieser Ausnahmeprozess (waiver process) bei einem IP-Block (Intellectual Property)  auftritt, der später in ein anderes, größeres Design integriert werden soll, dann werden die Informationen über diese Ausnahmen üblicherweise nicht auf eine einheitliche Weise oder in einem Format transferiert, die bzw. das eine einfache Identifizierung der vernachlässigbaren Fehler (waived errors) erlaubt. Durch die fehlende Standardisierung und Automatisierung bei der Verarbeitung von Ausnahmen in IP Blöcken treten vernachlässigbare Fehler in der Regel wieder auf Chip-Ebene auf, ohne Angabe ihres Ausnahmestatus.
Da die vernachlässigbaren Fehler nicht von „realen“ DRC-Verletzungen zu unterscheiden sind, muss der Designer die gleiche Zeit und Energie für das Debuggen eines solchen Fehlers aufwenden, der sich dann beim Debuggen eines realen Fehlers als vernachlässigbar entpuppt. (Bild 1). Werden während des DRC des gesamten Chips zudem IP-DRC-Fehler entdeckt, kann der Designer den Fehler nur verifizieren, wenn er den IP-Anbieter kontaktiert. Diese Situation führt oft zu zeitaufwändigen Diskussionen zwischen dem Integrations-Designer, dem IP-Anbieter und der Foundry, nur um die „Ausnahmen“ nochmals zu überprüfen. All dies erhöht unnötig die Kosten beim gesamten physikalischen Verifikationsprozess.
Im Folgenden wird eine von Mentor Graphics propagierte Methode zur Automatisierung des Ausnahmeprozesses präsentiert, welche die „vernachlässigbaren“ IP-Fehlerinformationen in der IP selbst kapselt und während des DRC des vollständigen Chips falsche Verletzungen entfernt. Diese Automatisierung beseitigt nicht nur den Engpass, sondern bewahrt auch die Fähigkeit, die vernachlässigten Ergebnisse während des Sign-offs zu überprüfen.