Programmierbare Logik Alteras FPGA-Flaggschiff setzt auf neue Architektur und FinFET-Technik

Vor gut einem Jahr hatte Altera bereits seine neue Flaggschiff-Familie Stratix 10 am Horizont angedeutet. Damals stand zwar schon fest, dass Intels 14-nm-TriGate-Prozess zum Einsatz kommt. Aber jetzt rückte der FPGA-Hersteller mit weiteren Details zu Architektur und Leistungsdaten heraus.

Der in San Jose ansässige FPGA-Hersteller Altera hat nun die Eckdaten seiner neuen High-End-FPGA-Familie Stratix 10 veröffentlicht: Bis zu 5,5 Mio. Logikelemente integriert der komplexeste Baustein der Familie, das sind rund 15 Mrd. Transistorstrukturen. Die Stratix-10-Familie wird es wieder wahlweise als reine FPGA-Bausteine oder als System-on-Chip-Varianten mit einem Quad-Core-Prozessor ARM Cortex-A53 geben.

Die FPGA-Familie soll dank der neuen HyperFlex-Architektur mit mehr als der doppelten Taktfrequenz arbeiten können als die Vorgängerfamilie Stratix V und nimmt auch 70 Prozent weniger Leistung auf, was auch dem 14-nm-TriGate-Prozess von Intel geschuldet sein dürfte, dessen Kernlogik mit einem Spannungspegel von 0,8 V arbeitet. Chris Balough, Senior Director bei Altera, erklärte, dass die Einführung der Hyperflex-Architektur die bedeutendste Änderung für Altera in den letzten zehn Jahren gewesen sei.

HyperFlex führt nun Register in allen Core-Interconnect-Routing-Segmenten ein. Mit den Funktionen Register Retiming, Pipelining und Optimization können Hardware-Entwickler kritische Pfade und Routingverzögerungen entschärfen und die Signallaufzeiten durch Pipelining mit Registern in verdauliche Verarbeitungsschritte aufteilen. In einer konventionellen Architektur muss sich die Taktfrequenz nach dem Pfad mit der längsten Signallaufzeit richten, z.B. 3,5 ns für eine Taktfrequenz von 286 MHz. Mit Registern im Signalpfad lassen sich diese 3,5 ns in drei Pipeline-Schritte zerlegen, wobei keine Verzögerungszeit über 1,2 ns liegt (Bild 1). So kann die Logik mit einer Taktfrequenz von 833 MHz arbeiten, was mehr als dem Faktor 2 entspricht. Mit dieser verdoppelten Verarbeitungsleistung der Core-Logik lassen sich die Bausteine besser ausnutzen, da im Vergleich zu anderen Architekturen nun eine geringere Anzahl breiter Datenpfade erforderlich ist. Auf diese Weise werden leistungsfähige Logikschaltungen möglich, die mit bis zu 70 Prozent geringerer Leistungsaufnahme auskommen, da auch weniger Logikfläche benötigt wird.