Leiterplatten-Entwurfssoftware OrCADs PCB-Designsoftware ist 30 Jahre jung

30 Jahre OrCAD-PCB-Designsoftware
30 Jahre OrCAD-PCB-Designsoftware

Bei FlowCAD und Cadence wurde 2015, aus Anlass der Jubiläen von OrCAD und dem Moore’schen Gesetz, die Zunahme der Anzahl von Designregeln für Leiterplatten untersucht. Auch hier konnte ein interessanter Zusammenhang festgestellt werden.

Die Anzahl von Designregeln, die in einem PCB-Design vergeben werden, nimmt ebenfalls rasant zu und macht damit elektronische Schaltungen stetig komplexer. Es hat den Anschein, dass auch für die Anzahl der Designregeln das „elektronische Naturgesetz“ von Gordon Moore gilt. Passend zum 30. Geburtstag bringt Cadence Ende Juni ein neues Release (Version 16.6-2015) auf den Markt und bietet als wesentlichen Punkt die Möglichkeit, dass Anwender noch mehr und komplexere Designregeln übersichtlich eingeben und verwalten können.

Vor rund sechs Jahren waren Schaltungen mit 1 GHz Taktfrequenz noch die Seltenheit und konnten mit den Befehlen und Funktionen der Allegro-PCB-Plattform entwickelt werden. Allegro ist die höchste Ausbaustufe der skalierbaren PCB-Lösung von Cadence. Heute sind Schaltungen von 1 GHz weit verbreitet, und mit dem neuen Release fließen nach dem Prinzip des Wasserfalls die erforderlichen Allegro-Eigenschaften in die bei FlowCAD lieferbaren OrCAD-Produkte. Sie stehen damit dem Massenmarkt zu günstigen Preisen zu Verfügung. 

So enthält jetzt jede PCB-Design-Lizenz einen Signal Explorer, um die Topologien von elektrischen Signalen auf Signalintegrität zu untersuchen. Die integrierte SI-Simulation kann sowohl zum Entwickeln von Designregeln als zur SI-Prüfung mit realen Leitungslängen aus dem physikalischen PCB-Layout verwendet werden. 

Individuelle Regeln für einzelne Designabschnitte

Bei heute verbreiteten High-Speed Anwendungen - z.B. für DDR2-Speicher - ist es häufig erforderlich, einzelne Teilabschnitte von Netzen mit unterschiedlichen Regeln zu versehen. Über virtuelle T-Punkte lassen sich zusätzliche Verzweigungen (Sternpunkte) oder Teilabschnitte in einem elektrischen Netz definieren. Virtuell heißen diese T-Punkte, da sie nur zur Regeldefinition in ein Netz eingefügt werden, aber im Layout nicht platziert werden. Im Layout wird online mit einem DRC geprüft, ob alle Regeln innerhalb der vorgegebenen Toleranzen eingehalten wurden.

Den einzelnen Teilstücken der Leitung können unterschiedliche Designregeln - z.B. eine minimale oder maximale Leitungslänge, unterschiedliche Impedanzen oder die Anzahl von Durchkontaktierungen - zugeordnet werden. Damit lassen sich die Regeln abbilden, die für High-Speed-Signale eingehalten werden müssen. Bei Regelverstößen bekommt der Anwender sofort eine optische Fehlermeldung, von der er direkt zur Regeldefinition im Constraint Manager springen kann. 

Mit Hilfe des Net-Scheduling lässt sich festlegen, in welcher Reihenfolge bzw. mit welcher Topologie die Empfänger miteinander im Layout verbunden werden müssen. So kann beispielsweise eine Topologie vorschreiben, dass die Signale als Daisy Chain, also ein Empfänger nach dem anderen in einer bestimmten Reihenfolge, angeschlossen werden sollen. Auf den Teilstücken zwischen den Empfängern gibt es meist Vorgaben über die minimalen und maximalen Leitungslängen.

Während bei einem DDR2-Speicher die Empfänger in einer Baumstruktur alle mit gleichen Längen zwischen dem Sender, den Verästelungen an T-Punkten bis hin zu allen Empfängern miteinander verdrahtet werden müssen. Auf Netzen, bei denen sich das Signal an einem virtuellen T-Punkt teilt, können unterschiedliche Impedanzen vorgegeben werden, sodass im PCB Editor die Leiterbahnbreite automatisch angepasst wird, um diese Impedanz regelkonform einzustellen.