Semiparallel – die schnellen Doppel-A/D-Umsetzer - Teil 1 Der ADC-Report 2004 - Teil 1 (zu alt)

Bei den A/D-Umsetzern findet derzeit ein Generationswechsel statt. Die feinen, schnellen Wandler, die in den Brutkästen der Hersteller in den letzten 24 Monaten entstanden sind, sind keinesfalls Standard-Technik. Die Optimierung und die Suche nach dem „Bestmöglichen“ treiben auch die Designteams der Analog/Digital-Umsetzer um. Dieser Bericht beleuchtet die Szene der ADCs, die mit beachtlichen Abtastraten von 50 MSPS und darüber arbeiten.

 

Semiparallel – die schnellen Doppel-A/D-Umsetzer - Teil 1

 

Bei den A/D-Umsetzern findet derzeit ein Generationswechsel statt. Die feinen, schnellen Wandler, die in den Brutkästen der Hersteller in den letzten 24 Monaten entstanden sind, sind keinesfalls Standard-Technik. Die Optimierung und die Suche nach dem „Bestmöglichen“ treiben auch die Designteams der Analog/Digital-Umsetzer um. Dieser Bericht beleuchtet die Szene der ADCs, die mit beachtlichen Abtastraten von 50 MSPS und darüber arbeiten.

Die Verfahren der Umsetzung von analog nach digital umfassen etwa acht verschiedene Varianten: Spannungs/Frequenz-Umsetzung, Rampenwandler, Zählerwandler, Pulsbreitenschaltungen etc. Eine wirklich zählbare Rolle bei den Anwendungen in Form gängiger Produktreihen der Hersteller spielen volumenmäßig nur zwei Varianten. Die Sigma-Delta-Wandler (SDW) können als erste Gruppe mit großer Verbreitung glänzen, zumal sie in den drei Attributen Auflösung, Verbrauch und EMV gut aussehen. Sie decken die riesige Zahl von Anwendungen ab, die bis etwa 100 kSPS (100 000 Abtastungen/s) erfordern, mit Schwerpunkt auf 500 bis 10 000 SPS. Neueste SDWs können jedoch mit bis zu 5 MSPS abtasten.

Die zweite zählbare Gruppe sind die zu früheren Zeiten (etwa bis Mitte 1999) als Spitzenprodukte eingestuften ADCs nach dem Wägeverfahren, die mit einem Sukzessiven Approximations-Register (SAR) ausgestattet sind. Sie haben über lange Jahre die Szene bestimmt. Fast alle Hersteller von Analogprodukten hatten mindestens ein Exemplar als Typenreihe in ihrem Programm.

Umsetzer im Wandel

Fast nichts bleibt konstant. So wie sich die Gewichtung der Hersteller verändert, so ändern sich die Anwendungen und die Anforderungen an die beteiligten Bauteile. Es ist zu erkennen, dass die SA-ADCs beträchtlich in der Rangordnung verloren haben. Die namhaften großen Hersteller im Feld der Analogprodukte – z.B. Operationsverstärker und insbesondere ADCs – wie Linear Technology, Maxim, National Semiconductor und die richtig großen wie Texas Instruments und Analog Devices zeigen in ihren Angeboten diesen Trend. Die Zahl der Sigma-Delta-Wandler (SDWs) steigt eher noch. Bei den SA-ADCs bestimmt bekanntlich ein Takt entscheidend die Geschwindigkeit der Umsetzung. Das SA-Register muss mit einem doppelt so hohen Takt arbeiten, wie seine Daten an dem angeschlossenen D/A-Umsetzer (DAC) für einen Vergleich an dem Komparator sorgen können. Bild 1 zeigt das einfache Strukturbild dieses Wandlertyps. Die am seriellen Eingang des SA-Registers ankommenden digitalen Vergleichswerte zu der Bit für Bit immer genauer werdenden Angleichung an den Messwert liefert der Komparator mit Mess- und Vergleichswert am Eingang. Der Block „Glue“-Logik beschreibt einen Steuer-Sequenzer oder Zustandsautomaten, der Teil einer CPLD- oder FPGA-Logik ist. Darin sind ein Buszugriffs-Decodierer, die ADC-Start/Stop-Indizierung, Ausgangsregister-Freigabe usw. enthalten. Der Takt ist dabei ausschlaggebend und sorgt damit zugleich für eine physikalische Begrenzung der Geschwindigkeit dieses Wandlertyps.

Die Standardregel für die Umsetzungsrate besagt für einen SA-ADC mit 12 bit Auflösung eine Anzahl von 14 Takten, bis die nächste Umsetzung starten kann. Damit ist die Begrenzung schnell ersichtlich, d.h., für eine Umsetzungsrate von 10 MSPS (10 Mio. Abtastungen/s) muss der Wandler mit 140 MHz getaktet werden. Angesichts der Taktraten bei modernen Mikroprozessoren erscheint der Wert nicht sehr hoch. Tatsächlich stellt diese Taktrate für einen SA-ADC eine derartige Herausforderung dar, dass sie für diesen Wandlertyp praktisch nicht nutzbar ist. Schon allein das Rauschverhalten verschlechtert sich mit steigenden Taktraten zunehmend. Die schnellen Schaltvorgänge in den DACs tragen zu einem Schaltrauschen bei und fördern zudem einen nicht gerade günstigen EMV-Wert. Andererseits ist eine Umsetzungszeit von 10 MSPS eigentlich zu langsam im Vergleich zu den modernen Anwendungen, insbesondere bei FIR-Filtern mit schnellen DSPs (Signalprozessoren), die in ihrer Rechenleistung den Möglichkeiten eines SA-ADC in den letzten 36 Monaten einfach davongelaufen sind. Bild 2 zeigt diesen Zusammenhang mit einem sich überschneidenden Geschwindigkeitsbereich von SA-ADCs. Von unteren Werten der Umsetzungszeit reichen die SDWs mittlerweile bis weit in den Bereich der Werte von SA-Typen. Ab 5 MSPS aufwärts tritt eine Lücke auf, die unterhalb von SD- und SA-Wandlertypen volumenmäßig beansprucht wird und oberhalb dieser Grenze von den Parallel- bzw. Semiparallel-Wandlern noch nicht bedient wird, es sei denn, auf die hohe Umsetzungsleistung der letzteren wird verzichtet. Die relative Verteilung der Verbreitung (in %) ergibt für die technische Grenze bei der Umsetzungszeit der SAs klar eine Barriere nach oben. Die ADC-Anwendungen oberhalb der 5-MSPS-Linie steigen stark an.

Eine sehr gängige Auflösung für SA-Umsetzer ist 12 bit. Es gibt sie aber auch bis 16 bit. Ein SA-ADC des Typs ADS8401 von Texas Instruments ist mit 1,25 MSPS bei 16 bit ein schneller Wandler dieser Bauart, auch in dieser Klasse noch mit parallelem Ausgang. Die neueren Entwicklungen zeigen allein schon die Abkehr vom typischen R/2R-Leiter-Netzwerk. Die Modelle ADS8401/02 haben DACs mit Kondensatoren für die Teilspannungen bestückt, weil sich ein Kondensator besser und mit weniger Flächenaufwand auf den Chip integrieren lässt als Widerstände. Das Schaltrauschen wie auch die EMV-Werte werden damit zugleich verbessert.

Der derzeitige Stand der Technik bei SAs liegt bei einer Obergrenze von 5 MSPS bei 8 bit Auflösung. Die Grundschaltung mit dem SA-Register hat sich seit vielen Jahren nicht verändert (abgesehen von einem Kondensatoreinsatz im DAC-Teil – Ladungstransport-DAC) und mit der schrittweisen Annäherung an den Endwert keinen fundamentalen Fortschritt für eine Beschleunigung des Verfahrens bewirkt.

Wandlertechnik im Wandel kennzeichnet also die Wandler in der Mega-Sample-Klasse. Der Takt muss weg oder einfach besser genutzt werden.

Die SA-Technologie ist für einen Bereich von 500 kSPS bis 3 MSPS praktikabel und hat sich bezüglich der Wandlertechnik in die zweite Reihe zurückdrängen lassen müssen. SA-ADCs werden heute – wenn überhaupt – nur dann noch neu entwickelt, wenn das Modell mit seriellem Interface ausgestattet sein soll. Ein AD7476/77/78 von Analog Devices markiert hier exakt die Richtung. Ein marginaler Geschwindigkeitsvorteil serieller SA-ADCs zu SDWs existiert noch. Der AD7680 als kleinster 16-bit-SA-ADC mit seriellem Ausgang (6-Pin-SOT-23-Gehäuse) liefert mit 100 kSPS bei nur 3 mW Leistungsaufnahme einen bemerkenswerten Eckwert in dieser Kategorie. Die Firma Maxim hält hier mit dem MAX1162 dagegen, der mit 16 bit Auflösung als serieller SA-Typ mit 200 kSPS abtasten kann. Der Baustein arbeitet zwischen 2,7 und 5,25 V und verbraucht 12,5 mW Leistung. Mit einem Signal/Rausch-Verhältnis von 89,5 dB liefert der Baustein einen außerordentlich niedrigen Wert.

Der AD7484 von Analog Devices als 14-bit-SA-Modell stellt in seiner Klasse eine Ausnahmeerscheinung dar. Dieser Wandler arbeitet mit einem algorithmischen sukzessiven Approximations-Register. Seine verbesserte Schaltungstechnik ermöglicht eine beschleunigte Umsetzungszeit von 3 MSPS zu den parallelen Ausgängen bei einem Signal/Rausch-Verhältnis von 76,5 dB (Eingangssignal: 1 MHz) und liefert damit eine Ge-schwindigkeitsobergren-ze für SA-ADCs. Eine Leis-tungsaufnahme von 90 mW im vollen Aktiv-Mode ist in der Relation ein Spitzenwert.

Von unten her stürmen die Wandlermodelle nach dem Sigma-Delta-Prinzip dramatisch nach oben. Ihre ausgefeilte Filtertechnik sowie die geringe bzw. im Vergleich zum Wettbewerb sehr niedrige Stromaufnahme sprechen einerseits dafür. Ferner ist mit dem ADS1605 ein 16-bit-Wandler mit 5 MSPS Dauer-Umsetzungsrate ein wirklich schneller SDW auf 64 Beine (TQFP) gestellt worden. An den parallelen Ausgängen liefert der SDW einen Digitalwert mit einem Signal/Rausch-Verhältnis von 88 dB, geringen Phasenabweichungen, keinen fehlenden Codes und der Dauersignalbandbreite von 2,45 MHz für das Umsetzungssignal. Damit ist dieser Wandler ein schwerer Angriff gegen die SA-Technologie. Bei Texas Instruments wirkt sich der Innovationsschub der neuen Symmetrieprozesse BiCOM3 und HPA07 bezüglich der Symmetrierung von Transistoren sowie einer nochmals verbesserten DiFET-Technik (dielectrically isolated bipolar PNP/NPN process), die Bestandteil der genannten Prozesse ist, spürbar aus. Das Erbe von Burr-Brown hat noch merklich positive Nachwirkungen und TI einen echten Schub nach vorne verschafft.

Die wirklich schnellen Wandler sind heutzutage keine SA-Typen mehr. Die schnelle Gruppe der Flash-ADCs bzw. Semiparallel-ADCs ist nun grundsätzlich mit parallelem Prozessor-Interface ausgestattet. Diese Gruppe steht für eine Einzel-Umsetzungszeit ab 30 MSPS aufwärts. Der AD6640 von Analog Devices zeigt hier mit 12 bit und 65 MSPS, was heute möglich ist. Die SDWs sind auch in Relation zu den SA-ADCs in wichtigen Eigenschaften besser geworden und erfreuen sich so hoher Beliebtheit bei den Anwendern, dass die SA-Technologie nun von zwei Seiten eingezwängt wird. Dass ein Wettbewerb zwischen den verschiedenen ADC-Technologien besteht, ist unbestreitbar. Im Grunde steht der Sieger aber bereits fest: Die Semiparallel-ADCs und die Sigma-Delta-Wandler sind die beiden Pol-Gruppen mit einer entsprechenden Einzelvielfalt im Angebotsspektrum praktisch aller wichtigen Hersteller.