CAN-Monitor in neuer Version

PEAK-System Technik hat Version 4 von PCAN-Explorer für Windows veröffentlicht. Mit der Monitor-Software wird der Datenverkehr auf einem CAN-Netzwerk überwacht.

Anhand einiger konkreter Beispiele im „short-range Wireless“-Bereich zeigt dieser Beitrag, welche Gründe für eine reine CMOS-Lösung oder aber eine Kombination von CMOS und SiGe bei dem Entwurf eines SoC sprechen. Der Beitrag geht auch der Frage nach, in wieweit die Integration des HF-Teils in den digitalen Bereich hinein möglich und gerechtfertigt ist.

Die neue Version unterstützt Windows Vista und kommt mit verbesserter Oberfläche und Benutzerführung. Der Item Browser bietet nun Unterordner zur besseren Organisation von Dateien. Der Tracer umfasst eine Volltextsuchfunktion und ermöglicht die Anzeige von Timeouts.

Zu den erweiterten Leistungsmerkmalen gehört es,  CAN-Nachrichten mit einer Genauigkeit von einer Millisekunde periodisch zu senden. Neue Eigenschaften des Objektmodells erlauben es dem Anwender, die Software per Makros besser zu automatisieren. Der Symbol-Editor bietet nun bei der Erstellung von Symboldateien eine Fehlererkennung. Ebenso wie im Hauptprogramm lassen sich hier Symbole und Multiplexer farblich kennzeichnen.

Auch Add-ins wie das Instruments Panel und der Importfilter für CANdb-Daten wurden überarbeitet. Während der Laufzeit lassen sich mehrere Szenen im selben Panel darstellen, und CANdb-Daten werden schneller importiert.

Anwender, die 2007 eine Lizenz der Vorgängerversion von PCAN-Explorer erworben haben, erhalten ein kostenloses Upgrade auf Version 4. Ältere Lizenzen werden nach gestaffelten Preisen aktualisiert.

INHALT:
Der drahtlose HF-Markt expandiert
Migration vom Chipsatz zur SoC-Komponente
Die Integrations-Vorteile von CMOS
Die Debatte „CMOS versus SiGe“
Eine universelle Lösung gibt es nicht
Autor

Die Wahl der optimalen Integrationsstrategie für ein SoC in der drahtlosen Kommunikation im Kurzstrecken-Bereich wirft sehr komplexe Fragen auf und lässt sich daher nicht allgemeingültig beantworten. Die Entscheidung hängt von verschiedenen Faktoren ab: Befindet man sich im Produkt-Lebenszyklus in einem frühen Stadium, wo schnellste Produkteinführung entscheidend ist, oder in einem späteren, wo Kostenreduktion und Leistungsfähigkeit am wichtigsten sind. Entscheidend ist auch, welche Prozess-Technologie (auf CMOS oder SiGe basierend) und Integrationsdichte (180 nm oder 90 nm) verfügbar bzw. technisch machbar sind. Je nachdem, in welche Richtung man sich in diesem mehrdimensionalen Umfeld bewegt (Bild 1), ergibt sich ein anderes Bild.

Dies wird auch noch durch die Anwendung und damit aus Systemsicht weiter beeinflusst. Lösungen können in diesem sich schnell bewegenden Markt auch sehr kurzlebig sein. Deswegen ist es sinnvoll, sich zuerst den kommerziellen Randbedingungen zu widmen, bevor die technischen Gegebenheiten näher betrachtet werden. Dies trifft insbesondere für die derzeitige Debatte zu, die um den Einsatz von CMOS- versus SiGe-Technologien geführt wird.

Hierzu gibt es Designmethoden, um dieses Problem zu minimieren: sorgfältige Raumaufteilung der Designblöcke, passende Auswahl des Substrates zur Störungsisolation und eine hohe Anzahl von Stromversorgungs-ESD-Domains. Zusätzlich zu den Integrationsvorteilen, die bei SiGe nicht vorhanden sind, bringt die Verwendung von 90-nm-CMOS für HF verglichen mit älteren, größeren CMOS-Technologien eine Reihe weiterer Vorteile mit sich. Die Möglichkeit, höhere Frequenzen (über 5 GHz) realisieren zu können, ist natürlich von zentraler Bedeutung. Denn dies führt zu höheren Taktfrequenzen und niedrigeren Leistungsanforderungen für LNAs, Vorverstärker- Mixer sowie VCO/Synthesizer und erlaubt es, PMOS für den HF-Anteil verwenden zu können.

Letzteres ist ein Resultat der Komponenten-Größenreduktion und damit der Signalwege, was wiederum bedeutet, dass die geringere Mobilität von PMOS kein Problem darstellt. Ein weiterer Vorteil ist das insgesamt kleinere Layout. Passive Komponenten können weitaus dichter platziert werden. Kondensatoren z.B. benötigen lediglich die halbe Baugröße gegenüber der 130-nm-Technologie.

Eine universelle Lösung gibt es nicht

Eine vollständige SoC-Integration ist ganz klar nicht in allen Umgebungen angebracht. Am Anfang einer Marktentwicklung wird der Transceiver ein Chipset bleiben. Allerdings wird sich die Notwendigkeit nach Integration mit zunehmender Marktreife erhöhen. Im SiGe/CMOS-Bereich gibt es zwei verschiedene Möglichkeiten: Eine ist, die duale SiGe/CMOS-Lösung mit einer relativ klaren Trennung einzusetzen und sowohl stromsparende SiGeund die kleinste, am stromsparendste CMOS-Technologie nebeneinander zu verwenden. Die andere Möglichkeit ist ein vollständig integrierter CMOS-Ansatz, der eine Single-Chip-Lösung ermöglicht, die entsprechend stromsparend ist und die Gesamtgerätekosten reduziert.

Als weltweit führender IP-Hersteller im Bereich Wireless und Wireline kann Wipro-NewLogic bei der Analyse von Industrietrends auf seine jahrelangen einschlägigen Design-Erfahrungen und ein einzigartiges CMOSHF- Know-how zurückgreifen – insbesondere, was die Stärken und Schwächen betrifft. Es ist wichtig, den gesamten Produkt-/Technologie-Lebenszyklus zu betrachten, bevor ein neues Projekt gestartet wird und eine HF Technologie dafür gewählt wird. Expertise in Software-Entwicklung von Gerätetreibern bis hin zur Anwendungsebene wie auch bei RTL, Signalverarbeitung und HF sind essentiell, um den passenden Integrationsgrad in einem sich stets entwickelnden Markt auswählen zu können. Es ist klar, dass CMOS nicht die universell einsetzbare Technologie ist. Dennoch: Je mehr die WLAN-Technologien ausreifen, desto mehr werden die kommerziellen Vorteile der Integration mit CMOS die technischen Vorteile gegenüber SiGe überwiegen.

Autor:

Mana Coste ist Marketing Director für Semiconductor IP bei Wipro-NewLogic, verantwortlich für das Wireline- und Wireless-Portfolio weltweit. Er verfügt über mehr als 15 Jahre internationale Branchenerfahrung und arbeitete bei Unternehmen wie LSI Logic, Infineon und Marvell, dabei unter anderem auch sieben Jahre in Silicon Valley.

Solche Wiederverwendungen verbessern die Kapitalrendite (ROI) für die erste Portierung erheblich und helfen auch bei der Entwicklung von 802.11n-Systemen, weil das Risiko auf zweifache Weise reduziert wird. Erstens ist das originale HF-Design in 180 nm bewährt, das nun auf 90 nm portiert wird. Obwohl im Zusammenhang mit der Portierung durchaus Herausforderungen entstehen können (niedrigere elektrische Spannung, Verlusteffekte, parasitäre Unterschiede usw.), ist sie doch relativ unkompliziert, da der HF-Teil nicht komplett neu entwickelt werden muss und er auch sicher mit dem 802.11n-Standard kompatibel ist. Zweitens kann das Design, wenn es erst einmal portiert ist, in einer beliebigen Anzahl von Chips verwendet werden (falls erwünscht, auch in einem einzelnen reinen 802.11a,b,g-Chip). Auf diese Weise ist die Übereinstimmung mit dem 802.11n-Standard sichergestellt.

Die Debatte „CMOS versus SiGe“

Im analogen HF-Umfeld finden zwischen den CMOS- und SiGe-Befürwortern große Diskussionen statt. Traditionell wurde SiGe bevorzugt, da man davon ausgeht, dass die SiGe- Lösung weniger Leistung benötigt und zuverlässiger im Design ist, d.h., das Risko eines Redesigns ist geringer. Dennoch bietet CMOS viele Vorteile, die es bei modernen Geometrien attraktiver werden lässt. Obwohl CMOS bei 90 nm mehr Strom verbraucht als SiGe bei 180 nm, ist der gesamte Leistungsverbrauch sehr ähnlich, da die elektrische Versorgungsspannung bei nur 1,2 Volt gegenüber 1,8 Volt liegt.

Der Hauptgrund für die Verwendung von CMOS für den HF-Teil ist, wie schon erwähnt, dass die 90-nm- CMOS-Technologie ausgereift ist, sehr umfangreiche PDKs, Bibliotheken, Tools etc. zur Verfügung stehen und dass es bei 90 nm auch möglich ist, 5 GHz zu realisieren. Also selbst dann, falls ein SiGe-Design in einer bestimmten HF-Anwendung leistungseffektiver ist, ist keine SiGe-Single- Chip-Integration möglich. Wenn der HF-Anteil mit dem Rest in ein SoC integriert wird, führt diese Single-Chip-Lösung zu einer Leistungseinsparung von bis zu 50 mW, was auf die Eliminierung der Kommunikations- Verbindung zwischen zwei Leiterplatten zurückzuführen ist.

Neben der Reduktion des Leistungsverbrauches verringert diese Integration auch die Kosten (weniger Pins) und die Leiterplatten- Fläche (nur ein Chip), was die Gesamtherstellungskosten enorm reduziert. Andererseits muss erwähnt werden, dass die Kombination einer Anwendung mit Basisband und HF-Teil sehr viel komplexer ist als andere Ansätze mit Chipsätzen, die die gleiche Lösung bringen. D.h., der Vereinfachung des Leiterplatten-Layouts steht eine höhere Chipkomplexität gegenüber. Das Fehlerrisiko kann zwar reduziert werden, indem man Standardkomponenten verwendet, die Kombination stellt aber dennoch eine technische Herausforderung dar.

Ein kritischer Aspekt ist die Tatsache, dass HF typischerweise sechs Lagen benötigt, während der digitale Teil bis zu neun Lagen erforderlich machen könnte. Die zusätzlichen Lagen sind im digitalen Teil erforderlich, um eine optimale Die-Größe zu erreichen, während beim HF-Teil die Verwendung von zusätzlichen Lagen keinen Mehrwert bringt (ein bestimmter Raum wird zwischen den Blöcken benötigt, um verstärktes Rauschen aufgrund von Kopplungseffekten zu vermeiden). Ein zweiter und hiermit verwandter Aspekt sind Verluste. Besonders in Anwendungen, bei denen ein sehr hoher Anteil an Sleep-Modus erwartet wird, führen Verluste bei inaktiven Komponenten zu einer hohen Energieverschwendung. Sorgfältiges Design durch die Verwendung von „Power Islands“ oder andere aufwendige Technologien können dies um 40 bis 80 Prozent reduzieren. Das bedingt aber eine längere Designphase und verzögert den Markteintritt. Auch kann die Koexistenz von digitalen und HF-Komponenten zu Rauschen des Substrates und der Stromversorgung führen.

Die Migration von der traditionellen Aufteilung des digitalen und HF-Teils in zwei separate Module (Bild 3) hin zu einem einzigen kombinierten Modul muss nicht in einem Schritt vollzogen werden. Allein die Migration einiger digitaler Komponenten und der AD- und DA-Wandler auf die HF-Seite (und damit das Ersetzen eines traditionellen I/Q-Analog-Interfaces durch ein rein digitales) bringt bereits signifikante Vorteile mit sich. Indem man das MAC/Modem rein digital aufbaut, wird es sehr viel einfacher, diese Funktion in einen größeren ASIC zu integrieren (Bild 4).

Das wiederum erlaubt es, kleinere Geometrien schneller auf den Markt zu bringen. Dadurch verringert sich auch der Testaufwand. Da digitale Signale weniger anfällig sind für Störungen, sind die Freiheiten beim Leiterplatten- Layout größer. Somit kann der analoge HF-Teil optimal neben der Antenne platziert werden. Diese Migrationsstrategie ermöglicht eine schrittweise Reduktion des relativen Anteils des HF-Bereiches, indem mehr digitale Anteile (z.B. die gesamte Modemfunktion) zum HF-Chip gebracht werden. Das führt letztendlich zu einer integrierten Single-Chip-Lösung.

Der Kern dieser Strategie ist die Nutzung von CMOS für den HF-Teil. Durch die Implementierung des HFTeils in CMOS vergrößert sich im Gegensatz zu SiGe die Flexibilität, da das Layout in vielen verschiedenen Varianten wiederverwendet werden kann – gezeigt an einem Beispiel einer 802.11- Roadmap eines Chipherstellers und die Auswirkungen, wenn man CMOS für den HF Teil verwendet. Bild 5 verdeutlicht dies.

Wenn einmal der HF-Teil nach 90-nm-CMOS von einer älteren Technologie her portiert wurde, kann er sowohl als Teil eines einzigen ASIC mit 802.11a,b,g-Interface als auch als Baustein für ein separates 2×2-802.11n-HF-Matrix- Element verwendet werden. Im Fall 2 von SoC ist der HF-Teil mit einem kompatiblen 802.11a,b,g- MAC und -Modem integriert. Der kombinierte MAC/Modem-HF-Block wird als Standardkomponente verfügbar gemacht, das schließlich in zahlreichen anderen SoC-Anwendungen eingesetzt werden kann. Obwohl der Block mit ca. 700 k Gattern und 10 mm2 größer ist als z.B. ein entsprechender Bluetooth-Block, stellt er dennoch einen vergleichbar kleinen Anteil des endgültigen SoC dar. Bei solch einer Größe wird es kommerziell interessant, die gesamte WLAN-Funktion in einen ASIC zu integrieren, während dies bei größeren CMOS-Geometrien nicht kosteneffektiv wäre. Im Fall von 802.11n (3) wurde das HF-Layout dupliziert und die beiden Komponenten nebeneinander platziert. Auch hier können gemeinsame 802.11a,b.g- und 802.11n-Blöcke (PLLs, LNA usw.) wiederverwendet werden, während andere Bereiche wie der AD- und DA-Wandler Modifikationen erfordern, um sie für 802.11n nutzbar zu machen.

Drahtlose „short-range“-Kommunikation wird zunehmend zum Konsumartikel. Während neuere Technologien wie UWB und 802.11n sich noch in der Anfangsphase ihres Lebenszyklus befinden (Bild 2), in der eine schnellstmögliche Produkteinführung die treibende Kraft darstellt, sind Bluetooth und 802.11a,b,g praktisch ausgereift, so dass man hier in erster Linie nach Kostenreduktion strebt. Dazu müssen vermehrt Komponenten integriert und serienmäßige Designs verwendet werden, damit sowohl Risiken als auch Markteinführungszeiten reduziert werden können. Ganz nebenbei ermöglicht diese Integration auch eine Expansion des Marktes, da die Leistungsaufnahme reduziert werden kann und es zunehmend einfacher wird, dies in Konsumer- Endgeräte einzubauen. Des Weiteren wird die Integration durch die Marktreife von 90-nm-CMOS unterstützt, was zahlreiche Vorteile für HF- und digitales Design mit sich bringt.

Bluetooth diente zunächst als Kabelersatz für Mobiltelefone und Headsets. Heute ist die Technologie auch zunehmend in Audio-Anwendungen zu finden. Der digitale Teil von Bluetooth ist klein (weniger als 200 k Gatter), so dass seine Integration mit dem HFTeil in ein einziges 130-nm-Chipmodul Standard geworden ist. Der Vorteil von Bluetooth bei der 90-nm-Technologie ist, die beiden sehr kleinen Digital- und HF-Komponenten als Teil eines größeren ASIC zu verwenden. Die marktüblichen 802.11-Standards sind ebenso ausgereift, wobei es die Tendenz gibt, unterschiedliche Chipsätze für verschiedene Anwendungen zu verwenden. Hervorzuheben ist hier, dass durch die Markteinführung von 802.11n die 5-GHz-Technologie weitere Verbreitung findet.

Wie bei Bluetooth hat man auch hier den Wunsch, die Anzahl der Chipkomponenten zu reduzieren, indem man den gesamten Protokollstack integriert und den HF-Teil in einem größeren ASIC oder in ein SoC mit einbezieht. Der Hauptgrund, weshalb 90-nm- CMOS hier von Bedeutung ist, besteht darin, dass – im Gegensatz zu früheren Technologien – 90 nm die erforderlichen 5-GHz-HF-Komponeten unterstützt, und dies bei sehr akzeptablem Leistungsverbrauch. Dadurch wird es einfacher, 802.11n-Chipsätze auf einen einzigen Chip zu reduzieren, was es Geräteherstellern erlaubt, eine einfache Auswahl unter den Integrationsstrategien vorzunehmen.

Dies ist keineswegs nur bei drahtlosen Technologien der Fall. Der Integrationstrend von Multichip zu Singlechip und zur ASIC-Komponente fand praktisch auch in allen anderen Anwendungsbereichen statt. Mit zunehmender Integration wird jedoch auch der Wert von standardisiertem „Silicon IP“ wichtiger. Denn durch die weite Verbreitung im Markt ziehen Hersteller, die keine Experten sind, Technologien vor, die das kleinste Designrisiko beinhalten; also jene Technologien, die bereits erfolgreich in Endgeräten eingesetzt werden.