Bericht vom International Electron Devices Meeting 2007 – Teil 1 Die Welt (jenseits) der 45 nm

Bereits zum 53. Mal trafen sich im Dezember die Experten zum IEDM, dem International Electron Devices Meeting, das vom 10. bis 12. 12. 2007 in Washington D.C. stattfand. Neben der 45-nm- bzw. 32-nm-Technologie waren vor allem geringere Strukturbreiten, SOCs und Speicher die heißen Themen.

Bericht vom International Electron Devices Meeting 2007 – Teil 1

Bereits zum 53. Mal trafen sich im Dezember die Experten zum IEDM, dem International Electron Devices Meeting, das vom 10. bis 12. 12. 2007 in Washington D.C. stattfand. Neben der 45-nm- bzw. 32-nm-Technologie waren vor allem geringere Strukturbreiten, SOCs und Speicher die heißen Themen.

Zu Beginn des IEDM ging Hiroyuki Sakaki vom Toyota Technological Institute auf die Rollen der Quanten-Nanostrukturen bei der Evolution sowie auf die Fortschritte der elektronischen bzw. photonischen Einheiten ein. Mit Hilfe der Quantentechnik wurde es z.B. möglich, elektromagnetische Wellen von 10 GHz bis 100 THz zu erzeugen und zu nutzen, aber die Technologie hat für Sakaki noch viel Potential. Vor allem QWR-FETs (Quantum Wire) und QD-Laser (Quantum Dot) spielen dabei neben planaren Superlattice-FETs (FETs mit Super-Gitterstruktur) eine wesentliche Rolle. Elemente zur Ladungsspeicherung auf QD-Basis sowie Ein-Elektron-Transistoren auf QD-Basis könnten bereits in der nächsten Elektronik-Generation vertreten sein.

Auch auf dem Sektor der QD-Photonik tut sich einiges: QD-Laser und -Verstärker, Einzelphotonen-Emitter auf QD-Basis sowie Interband- und Intraband-Photodetektoren auf QD-Basis sind da nur einige Beispiele. Außerdem gibt es interessante Ansätze, QDund QWR-Strukturen auch in der bildgebenden Biomedizin, der Gas-Sensorik sowie zur Quanten-Informationsverarbeitung zu nutzen.

Larry J. Hornbeck von Texas Instruments gab einen Überblick zum Thema Display-Lösungen, in dem es um die Kombination von optischen MEMS- und CMOS-Bausteinen, Analogtechnik, digitalen Algorithmen und Ansteuerungsschaltungen ging.

45-nm-Prozesse und jenseits von 45 nm

Über mehrere Jahre hinweg wurde auf dem IEDM intensiv über eine 45-nm-CMOS-Technologie diskutiert, die High-k (hohe Dielektrizitätskonstanten) mit Metal-Gate-Transistoren kombiniert. High-k-Dielektrika sind notwendig, weil die effektive Dicke der Isolierschicht bei 45-nm-Prozessen nur noch wenige Atomdicken beträgt, und Metal-Gates weisen eine höhere Leitfähigkeit als das normale Polysilizium auf. Bisher gab es derartige Strukturen nur im Labor, aber auf dem IEDM 2007 präsentierte Intel Details seines neuen 45-nm-Prozesses mit exakt diesen Eigenschaften. Intel verwendet den 45-nm-Prozess bereits für die Massenfertigung des Penryn-Prozessors und fährt derzeit die Produktion hoch, um noch dieses Jahr größere Stückzahlen auszuliefern.

Um einen schnellen, aber verlustarmen Prozessor zu realisieren, setzt Intel auf 1,0 nm „dicke“ EOT-High-k-Dielektrika auf Hafnium-Basis, Dual-Band-Edge-Metal-Gates und Strained-Silicon der dritten Generation. Die knapp 40 Autoren dieses Intel-Papiers präsentieren nach Angaben ihres Sprechers Kaizad Mistry „die höchsten Ansteuerungsströme, über die jemals bei NMOS und PMOS berichtet wurde“. Das lokale Routing erfolgt über Trench-Kontakte, während die chipweite Verdrahtung mit neun Kupferlagen und Low-k-Inter-Layer-Dielektrikum erfolgt (Bild 1).

Auch im Bereich der aktuell zur Fertigung genutzten Standard-Lithographien gab es Neues auf der IEDM: Das Schweizer Unternehmen Innovative Silicon präsentierte die zweite Generation des Z-RAM. Z-RAMs werden in Standard-SOI-Technologie gefertigt und benötigen nur einen Transistor pro Bit (1T), aber keine Kondensator-Bitzelle – daher das „Z“, das für „Zero Capacitor RAM“ steht. Natürlich ist auch hier eine Kapazität für das Speichern notwendig, aber der Kondensator steckt implizit in der Kapazität des Substrats. In der zweiten Generation weisen die Z-RAM-Zellen nicht nur eine größere Cell-Margin (Differenz zwischen 1 und 0), sondern auch eine längere Zeitdauer auf, während der die Daten erhalten bleiben. Durch die höhere Cell-Margin ergeben sich deutlich kürzere Lesezeiten von bis zu 2 ns in einem 90-nm-Prozess, während gleichzeitig die Skalierbarkeit steigt. Z-RAMs der 2. Generation lassen sich auch an nichtplanaren Elementen wie FinFET oder Multi-Gate-FET realisieren.

Nur mit planaren CMOS-Prozessen lassen sich die vom Department of Electrical Engineering der Stanford University und Intel gemeinsam entwickelten Flash-Speicherzellen mit vertikalem Doppel-Gate fertigen, die mehrere bit in einer Speicherzelle ablegen (Multi-bit). Dabei besteht potentiell die Möglichkeit, auch Flash-ICs jenseits des Technologie-Knotens von 32 nm herstellen. Da es sich hierbei vom Prinzip her um ziemlich konventionelle Flash-Zellen handelt, die ohne „exotische“ Materialien auskommen, ist die Gate-Länge zu größten Teilen vorgegeben und daher kaum skalierbar. Aus diesem Grund kommen bei diesen NOR-Flash-Zellen vertikal integrierte Gates zum Einsatz (Bild 5).

Von der Theorie her ist damit eine Skalierung bis zu einer Body-Dicke unter 10 nm möglich. Zur Fertigung kommen die Forscher ganz ohne CMP-Verfahren aus, und im Rahmen eines planaren CMOS-Prozessflusses sind nur wenige Zusatzmasken erforderlich. Bis auf Strukturen unter 40 nm will Toshiba die Floating-Gate-NAND-Flash-Zellen verkleinern, von denen das Unternehmen gemeinsam mit Sandisk erstmals eine funktionsfähige 43-nm-Variante auf der IEDM präsentierte (Bild 6). Möglich wurde dies durch Verdünnen des IGD genannten dielektrischen Films zwischen den Gates auf weniger als 13 nm, denn dadurch sinkt die für die Schreib-/ Lese-Vorgänge notwendige Spannung. Mit Hilfe eines Kobalt-Silizid-Steuer-Gates sowie von Kupfer-Technologie sinken außerdem die Widerstände der Word- und Bit-Lines.

Um besonders dicht gepackte, preisgünstige Speicher realisieren zu können, setzen die Unternehmen vermehrt auf 3D-Architekturen. Auf dem IEDM stellten Forscher von Toshiba eine 3D-Flash-Technologie namens BiCS (Bit-Cost Scalable) vor. BiCS beruht auf dem Prinzip, übereinander gestapelte Elektrodenplatten in einem Arbeitsgang zu durchlöchern und mit Polysilizium zu kontaktieren – und zwar so, dass eine Serie vertikaler FETs entsteht, die als NAND-Kette von Speichern des Typs SONOS agieren (Bild 7).

Um die Durchbruchspannung gut steuern zu können, muss dabei der Polysiliziumkörper viel dünner sein als die Verarmungsbreite. Hierfür brachten die Forscher eine sehr dünne Polysiliziumschicht auf ein SiN-Gate-Dielektrikum auf, das die übereinandergestapelten Elektrodenplatten auskleidet. Dadurch bildet das Polysilizium eine makkaroni-förmige Struktur aus (Bild 8). Zur Erleichterung der Prozessintegration füllten die Forscher das hohle Innere mit einem Dielektrikum. Außer der untersten Platte, die als Auswahl-Gate arbeitet, fungiert jede einzelne Platte als Steuerungs-Gate, und der Zugriff auf ein einzelnes Bit erfolgt an der Kreuzung zwischen einem Steuerungs-Gate und einem Strang, der von einer Bit-Line und einem oberen Auswahl-Gate angewählt wird. Bis zu einer Größe von f = 30 nm will Toshiba die BiCS-Flash-Zellen nutzen – und zwar bei einer Zellgröße von 4 f².

Dabei ist es Intel gelungen, die Gate-Leckströme um mehr als den Faktor 25 zu senken (Bild 2). Die Transistoren selbst weisen einen Gate-Pitch von 160 nm sowie eine physikalische Gate-Länge von 35 nm auf. Mit Hilfe eines 153-Mbit-SRAM als „Yield Learning Vehicle“, das eine Zellengröße von 0,346 μm² bei über einer Milliarde Transistoren aufweist, konnte Intel bereits die Ausbeute dieses 45-nm-Prozesses wesentlich erhöhen. In den meisten anderen Vorträgen der IEDM geht es allerdings um Technologien, die noch (weit) von der Serienreife entfernt sind.

Auch NEC beschäftigt sich mit 45-nm-SRAM- und -DRAM-Zellen. Um ein Metal-Gate zu realisieren, wird Metall durch ein bereits existierendes Silizium-Gate hindurchdiffundiert. Das hieraus resultierende Material, Silicide genannt, kann als Metall angesehen werden. Die Schwierigkeit hierbei liegt in der exakten Kontrolle der spezifischen elektrischen Phase bzw. der Realisierung der präzisen elektrischen Charakteristika des Silicides. Durch Absenken der Sinter-Temperatur hat NEC diesen Prozess allerdings in den Griff bekommen, um so SRAM-Zellen zu realisieren, die eine Größe von 0,446 μm² aufweisen.

Sony berichtete von einer Verbesserung des Drain-Sättigungsstroms bei 45-nm-Transistoren um rund 10 % durch Nutzung des FLA-Verfahrens (Flash Lamp Annealing). Da dieses Verfahren nur wenig von der Pattern-Dichte (Musterdichte) abhängt, lässt es sich gut zur Massenfertigung nutzen.