Immer kleinere Chiparchitekturen Moores Law befeuert Digital Power

Alle zwei Jahre in etwa verdoppelt sich die Transistordichte auf einem Chip. Diese als »Moore‘s Law« bekannte Regel hat inzwischen dazu geführt, dass TSMC Halbleiter im 20-nm-Prozess fertigen kann; für Intel gilt Ähnliches. Kleinere Prozessknoten sorgen für Schwierigkeiten bei der Versorgung derartiger ICs. Digital geregelte Stromversorgungen (Digital Power) sind diesen Herausforderungen gewachsen.

Über die letzten zehn Jahre ist Digital Power immer bedeutender und wichtiger geworden. Bei voller Implementierung lässt sich mithilfe dieser Technik die Stromversorgung dynamisch anpassen, um den Wirkungsgrad zu erhöhen, Änderungen während der Entwicklungsphase schnell durchzuführen, die Entwicklungsdauer zu verkürzen und Telemetriedaten in Echtzeit zu verarbeiten. Damit können Anwender genau analysieren, was in ihrer Stromversorgung vor sich geht.

Damit ergibt sich eine Komplettlösung auf Systemebene, die sowohl Hardware als auch Software umfasst. Die Unternehmen, die den Übergang zu Digital Power vollzogen haben, verzeichnen zahlreiche Vorteile. Allerdings verfügt deren Mehrzahl über die Infrastruktur und die Ressourcen, um die Umsetzung auf Systemebene zu vollziehen, denn diese Umsetzung ist ohne entsprechende Informationen und Partner nicht gerade einfach. Der Übergang zu voll digitalen Stromversorgungssystemen verläuft daher langsamer als erhofft.

Die Mehrheit der Anbieter im Markt für Digital Power versucht, eine komplette Systemlösung anzubieten. Tatsache jedoch ist, dass Digital Power auch als Einzellösung einen hohen Wert bietet. Heute finden sich zahlreiche Bausteine mit hohen Leistungsanforderungen von 50 A, 70 A oder sogar über 100 A bei weniger als 1 V Betriebsspannung auf dem Markt. Deren Lastsprünge (Transienten) sind sehr groß, gleichzeitig fordern sie aber enge Ausgangstoleranzen. Diese Anforderungen sind aus dem Prozessorbereich bekannt, finden sich aber immer häufiger auch bei anderen weit verbreiteten und anwendungsspezifischen ICs, beispielsweise ASICs und FPGAs. Damit ergibt sich ein hohes Potenzial für eine hochintegrierte digitale POL-Versorgung.

Ausgangsspannung dynamisch anpassen

»Recommended«, »Highly Recommended« und »Required« sind Begriffe, die häufig in Datenblättern und Marketingunterlagen zu finden sind. Leider gibt es für diese Begriffe keine Definition seitens der IEEE; so muss der Anwender die Meinung des Herstellers interpretieren. In den meisten Fällen will niemand das Wort »erforderlich« in einer technischen Dokumentation verwenden. Dies würde das Bauteil als festen Bestandteil des Systems ausweisen und kann vom Wettbewerb gegen den Hersteller verwendet werden. In den beiden oben genannten Szenarien kann man davon ausgehen, dass Digital Power für ein System empfehlenswert ist und für ICs mit extremen Leistungsanforderungen sehr empfehlenswert.

Ein »Erforderlich« erscheint im Zusammenhang mit Digital Power wohl nur mit »Intel Serial VID« (SVID). Bei genauerem Hinsehen kann man jedoch bemerken, dass immer öfter eine dynamisch anpassbare Ausgangsspannung (Dynamic Voltage Scaling) gefordert wird. Dieser Übergang begann mit ASICs und setzt sich nun bei anderen ICs fort. Die meisten Entwickler wurden davon überrascht und suchen nun nach einer Lösung für diese neue Anforderung.

Ein weiterer Beweis für diese Entwicklung ist, dass die PMBus Working Group die Version 1.3 der PMBus-Spezifikation sowie einen neuen »PMBus+« vorgestellt hat, der einen Adaptive Voltage Scaling Bus (AVSBus) hinzufügt [1]. Dabei handelt es sich um einen zusätzlichen 3-drahtigen seriellen Bus, der wesentlich schneller ist (bis zu 50 MHz) als der bestehende SMBus und speziell zur Spannungsskalierung verwendet wird. Die PMBus-Spezifikation v1.3 ermöglicht zwar einen schnelleren SMBus (bis zu 1 MHz), ist aber immer noch nicht schnell genug für sofortige Spannungsänderungen. Mit der neuen PMBus-Spezifikation kann sich der gesamte Markt an die neuen Anforderungen anpassen, anstatt weiterhin proprietäre Lösungen zu implementieren, wie sie von den Chipherstellern heute gefordert werden.

Digital Power verbessert den Yield

Woher kommt nun die Forderung nach dynamisch anpassbaren Stromversorgungen? Die Erfahrung zeigt, dass drei Faktoren dominieren: höhere Leistungsfähigkeit, Energieeinsparung und höhere Ausbeute pro Wafer (Yield). In der Realität werden die beiden ersten Faktoren als optional betrachtet, der letzte Faktor aber macht Digital Power erforderlich.

Ein entscheidender Faktor, der die Chipkosten beeinflusst, sind die Milliarden Dollar, die zum Bau und Betrieb moderner Halbleiterfertigungsstätten (Fabs) erforderlich sind. Zusammen mit der Komplexität von 32-nm-Schaltkreisen (und kleiner) ist damit eine genau eingestellte und eng begrenzte Core-Spannung erforderlich. Diese engen Grenzen beeinflussen die Ausbeute pro Wafer. Eine Möglichkeit, diese Ausbeute zu erhöhen, ist die dynamische Anpassung der Core-Spannung. Ein Beispiel:

Ein DSP fordert unter allen Bedingungen eine Core-Spannung von 1,0 V und ±2% Genauigkeit für die Core-Spannungsversorgung. Am Ende des Fertigungsprozesses testet der Hersteller jeden Chip bei 1,0 V und einem kleinen Spielraum, um die Leistungsfähigkeit entsprechend der Spezifikation zu verifizieren. Alle Dies, die außerhalb dieser Spezifikation arbeiten, werden als Ausschuss behandelt, da sie die Spezifikationen nicht erfüllen. Die Entsorgung nicht genutzter Chips ist teuer. Doch nur weil sie die 1,0-V-Anforderung nicht erfüllen, heißt das noch lange nicht, dass sie die Leistungsanforderungen nicht erfüllen – nur eben nicht bei 1,0 V, sondern vielleicht bei 1,02 V. Erlaubt man also eine Spannung von beispielsweise 0,97 V oder 1,02 V können die sonst entsorgten Chips innerhalb der Leistungsspezifikationen betrieben und somit verwendet werden.

Auswirkungen der PMBus+-Spezifikation

Chiphersteller führen dazu einen »Integrationsalgorithmus« durch, um die optimale Core-Spannung zu definieren – entweder beim Testen des Chips oder zu dem Zeitpunkt, wenn die Platine mit Strom versorgt wird. Anschließend wird die Forderung der optimalen Core-Spannung über einen digitalen Kommunikationsbus an den POL-Controller (Point of Load) gesendet – manchmal mittels proprietärer Befehle. In einigen Fällen kommt eine zusätzliche MCU zum Einsatz, um den proprietären Befehl in einen Standard-PMBus-Befehl zu übersetzen. Nachdem der Controller den Befehl empfangen hat, die Ausgangsspannung auf den Wert »x« zu regeln, wird die neue optimierte Spannung bereitgestellt. Die Chiphersteller können so ihren Ertrag steigern und ihre Kosten senken.

Der AVSBus und die adaptive Spannungsskalierung lassen sich in zahlreichen Anwendungen zum Stromsparen einsetzen. Die wichtigste Funktion ist jedoch, eine »erforderliche« Umgebung für moderne Halbleiterbausteine bereitzustellen. Die neue PMBus+-Spezifikation V1.3 mit dem AVSBus ist seit März 2014 in Kraft. Danach sollte die nächste Chipgeneration am Markt erscheinen, die Digital Power erfordert – nicht nur um den Ertrag zu verbessern, sondern auch um die Leistungsfähigkeit zu erhöhen und den Stromverbrauch zu senken.

CUI konzentriert sich nicht nur auf digitale POL-Module (Bild 1) für komplette digitale Stromversorgungssysteme, sondern auch auf Module, die den Anforderungen der neuen justierbaren Core-Spannung entsprechen. Die PMBus-konformen Module des Unternehmens reichen von 12 A bis 50 A und lassen sich kombinieren, um so bis zu 400 A dynamisch justierbaren Strom für zahlreiche Lastanforderungen bereitzustellen.

Über den Autor:

Mark Adams ist Senior Vice President bei CUI.

60 A mit SEPIC-gespeister Buck-Topologie

Moderne Prozessoren und FPGAs benötigen viel Strom bei Spannungen um 1 V. Eine neue Familie von Point-of-Load-Wandlern von CUI basiert auf der proprietären »Solus«-Power-Topologie, die einen herkömmlichen Buck-Wandler m it einem SEPIC-Wandler kombiniert. Der »NDM3ZS-60«.

Trotzdem besitzt diese einstufige Topologie nur ein magnetisches Bauelement sowie einen Steuer-MOSFET und zwei Sync-FETs (Bild 1). Der nicht isolierte Point-of-Load-Wandler »NDM3ZS-60« mit einem Ausgangs- strom von bis zu 60 A ist das erste Mitglied einer neuen Familie an digitalen Stromversorgungen des Unternehmens, die für die steigenden Anforderungen in verteilten Stromversorgungsarchitekturen ausgelegt ist.

Im Vergleich zu herkömmlichen Buck-Wandlern verringert die neue Topologie die Spannungs- und Strombelastungen in den magnetischen Bauelementen und den Schaltern und senkt zusammen mit dem verwendeten GCE-Prozess (Gate Charge Extraction) die Einschaltverluste laut Hersteller um 75% und die Ausschaltverluste beim Steuer-FET um 99%. Zudem erhöht sich der Wirkungsgrad, da die Energiezufuhr in verschiedenen Pfaden erfolgt, was die Leitungsverluste im Schaltkreis um fast 50% verringert. Das Transientenverhalten wurde ebenfalls verbessert. Bei 12 V am Eingang und 1 V am Ausgang mit einem 30-A-Lastsprung (von 15 A auf 45 A) und einer Anstiegsgeschwindigkeit von 10 A/µs beträgt die Transienten-Spitzenspannung nur 16 mV mit dem üblichen externen Kondensator.

Als Controller kommt der »ZL8800« von Intersil zum Einsatz. Die »ChargeMode«-Ansteuertechnik verbessert das Transientenverhalten des Moduls zusätzlich, da auf einen Lastsprung in nur einem Schaltzyklus reagiert wird. Mit der erforderlichen Zero-Kompensation sorgen die Module für eine automatische, kontinuierliche Abwägung zwischen dyna- mischer Leistungsfähigkeit und Systemstabilität. Damit erübrigt sich die herkömmliche Praxis, Sicherheitsabstände für Faktoren wie Bauteilalterung, Fertigungsabweichungen und Temperaturänderungen mit einzudesignen, was zu höheren Bauteilkosten und längeren Entwicklungszyklen führt.

Die NDM3ZS-60-Serie bietet einen Eingangsspannungsbereich von 7,2 V bis 14 V und einen einstellbaren Ausgangsspannungsbereich von 0,6 V bis 1,5 V. Zu den weiteren Funktionen zählen Spannungssequenzierung, Spannungs-Tracking, Synchronisierung und Phasenspreizung, programmierbarer Soft-Start und -Stopp, sowie verschiedene Überwachungsfunktionen. Alle Funktionen sind über PMBus-Befehle oder CUIs »Novum ACE«-GUI dynamisch programmierbar.

Die Modulreihe ist in drei Konfigurationen erhältlich: die vertikale Durchkontaktierungsversion misst 33,02 mm x 8,92 mm x 18,11 mm, die horizontale Variante 33,02 mm x 18,11 mm x 7,44 mm und steht als SMD- oder Durchkontaktierungsversion zur Verfügung (Bild 2). Für zusätzliche Flexibilität während der Entwicklung sind die Stellflächen der Module verschachtelt (footprint nested), um Dual-Layout-Anforderungen zu erfüllen, für den Fall, dass sich die Designanforderungen ändern. Das NDMZ3S-60 ist bezüglich seiner Stellfläche kompatibel zu 40-A- und 50-A-Modulen, wie sie derzeit von CUI und anderen Herstellen angeboten werden.