Entwurf und Baugruppentest Von Tool zu Tool

So schnell, wie die Weiterentwicklung von Entwicklungs- und Testautomatisierungswerkzeugen voranschreitet, so schnell wachsen auch die Disziplinen zusammen, die diese ausgefeilten Softwaresysteme anwenden. Die JTAG-/Boundary-Scan-Entwicklungswerkzeuge bewegen sich seit jeher an vorderster Front der Design-for-Test-Verfahren auf Baugruppenebene, und heute ist die Verbindung zwischen der elektronischen Designautomatisierung und der Entwicklung des Baugruppentests enger denn je.

Alle Schaltplan-Eingabesysteme werden verwendet, um Schaltpläne zu zeichnen und eine Tabelle der Verbindungen (Netzliste) zu generieren, die nachgelagerte Werkzeuge wie Leiterplatten-Layoutsystemen oder Produktions- und Testsysteme nutzen können. Boundary-Scan-Testsysteme wie beispielsweise »ProVision« von JTAG Technologies ermöglichen den Import zahlreicher unterschiedlicher Netzlisten-Typen, meist von Schaltplan-Eingabesystemen, aber auch von nachgelagerten Systemen wie Leiterplatten-Layoutsystemen oder CAM-Werkzeugen (computerunterstützte Fertigung). Durch die Analyse der Verbindungsdaten im Zusammenhang mit Bauteilmodellen (einschließlich BSDL, Boundary-Scan Description Language) erhält man einen Frühindikator zur Fehlerabdeckung durch den Einsatz von JTAG/Boundary-Scan. Das Softwarepaket beinhaltet beispielsweise ein Analysewerkzeug für die Fehlerabdeckung, das zwei verschiedene Ausgabelisten generiert: a) prognostizierte und b) tatsächliche Fehlerabdeckung. Der Bericht über die prognostizierte Fehlerabdeckung wird nur aus elementaren Rohdaten (Netzlisten, Bauteilmodelle und BSDLs) abgeleitet und macht dabei bestimmte Annahmen über den Zugang zu I/O-Signalen über Steckverbinder und Testpunkte. Der Bericht der tatsächlichen Fehlerabdeckung wird aus der Analyse einzelner Leiterplattentests abgeleitet, die bereits generiert wurden. Sie beinhalten typischerweise die Scanpfad-Infrastruktur, BSCAN-zu-BSCAN-Verbindungen, Speichertests und Logik-Cluster-Tests. Weitere Eigenschaften des Testwerkzeugs sind die Möglichkeiten, die Schaltplandaten erneut zu überprüfen und Designaspekte auf möglichst hohe Fehlerabdeckung hin zu optimieren.

Schaltplanansichten

Das Importieren umfassenderer EDA-Daten – einschließlich Bauteilsymbolen – bietet dem für den Baugruppentest verantwortlichen Ingenieur einige weitere Vorteile. Professionelle Testwerkzeuge, die ein Schaltplanbetrachter-Erweiterungsmodul unterstützen können, sollten dem Schaltplan auch Daten zur Fehlerabdeckung überlagern können. Durch das Hervorheben von Unterschieden bei der Fehlerabdeckung mittels eines Farbkodiersystems ist es ziemlich einfach, mit einem schnellen Blick die Bereiche der Baugruppe zu erkennen, die bereits vollständig getestet wurden, und sie von denen zu unterscheiden, die noch weiterer Aufmerksamkeit bedürfen. Der Testingenieur kann direkt in der Schaltplanansicht die Guard-Pegel (feste Drive- und Sense-Punkte) konfigurieren.

Zusätzlich zu der Möglichkeit moderner Testwerkzeuge, Schaltplanbetrachter zu nutzen, können sie häufig Leiterplatten-Layoutinformationen in verschiedensten Formaten importieren. Die Möglichkeiten reichen von dem inzwischen allgegenwärtigen ODB++ bis zu proprietären Formaten von EDA-Anbietern wie Cadence, Mentor, Zuken oder Altium. Im Boundary-Scan-Bereich lassen sich nicht bestandene Leiterplattentests, die in der Folge als Netz- oder Pin-Fehler diagnostiziert werden, mit der Layoutansicht verlinken und dort farblich hervorheben oder in einer Zoom-Darstellung präsentieren (siehe Bild 1). Dabei ist es möglich, einzelne Lagen bei Bedarf auszublenden, und die Leiterplatte kann gespiegelt oder von der Unterseite betrachtet werden, um eine schnelle Diagnose zu erleichtern. Auch hier lassen sich Daten der Fehleranalyse der Layoutansicht überlagern.

Werkzeuge für die Bauteilebene

Während seiner inzwischen mehr als zwanzigjährigen Geschichte war JTAG/Boundary-Scan prinzipiell mit dem Testen auf Baugruppenebene verknüpft. In den letzten Jahren haben die Anbieter von JTAG-Testwerkzeugen die Chance ergriffen, zusätzliche Funktionen zu nutzen, die in ICs integriert wurden, ursprünglich jedoch nicht für Testzwecke vorgesehen waren. Bei Mikroprozessoren wird beispielsweise die JTAG-Schnittstelle häufig genutzt, um nicht nur auf das Boundary-Scan-Register, sondern auch auf interne Register zuzugreifen, die für On-Chip-Debug-Modi (OCD) gedacht sind. Durch den Zugriff auf OCD-Eigenschaften der Bauteile lassen sich noch wesentlich ausgefeiltere Tests entwickeln (Bild 2).

Ein weiteres Beispiel für die Art, wie heutzutage Design- und Testwerkzeuge immer mehr aufeinander zugehen, ist die Verwendung des JTAG-Zugriffs auf den Kern eines FPGAs. In jetzigen FPGA-Designs werden immer häufiger Standard-IP-Blöcke verwendet, um verschiedene Schnittstellen nutzen zu können. Diese IP-Blöcke werden über einen Bus mit der internen Struktur des FPGAs verbunden. Ein allgemeiner Übersetzungsblock (Generic Translator Block) von JTAG Technologies erlaubt es, über die existierende JTAG-Schnittstelle auf einen Standard-Embedded-Bus wie AMBA, Avalon, CoreConnect oder Wishbone zuzugreifen. Auf diese Weise hat der Testingenieur die Möglichkeit, über die funktionalen IP-Blöcke die verbundenen Peripheriebausteine zu testen.

Über den Autor:

Peter van den Eijnden ist Managing Director bei JTAG Technologies.