Analoger ASIC-Entwurf Wann sind zwei Transistoren gleich?

Die Automatisierung beim Entwurf von analogen und Mixed-Signal-ASICs hat sich als schwierig herausgestellt. Nicht ungewöhnlich ist, dass sich Entwickler auf ihre Erfahrung verlassen und auf ihr Gespür, das auf Polygonen beruhende Layout von Hand vorzunehmen. Mit wachsender Komplexität des Designs wird dieses Vorgehen immer unhaltbarer.

Während in den letzten 30 Jahren ein schneller Fortschritt in der Automatisierung von digitalem Design festgestellt werden kann, bestand für AMS-Designer (Analog/Mixed-Signal) der einzige bedeutendere Fortschritt in der Einführung von Foundry-verifizierten Zellen, die von den verschiedenen EDA-Anbietern als T-Cells, PCells, Mcells, Flexcells oder Pycells bezeichnet werden. Davon abgesehen hat sich erstaunlich wenig geändert.

In der Vergangenheit waren die Technologien ziemlich gut charak-terisiert, und ein Design konnte anhand grundsätzlicher Regeln wie
etwa dem Abstand von Metall zu Metall überprüft werden: Eingeführte
Tools zur Überprüfung der Designregeln (DRC) sind für diese Aufgabe gut geeignet, und das Verfahren ist ziemlich effizient. Jedoch sind die Designregeln in der Spitzentechnologie deutlich komplizierter. Manchmal müssen Designs nicht nur nach DRC überprüft werden. Das Fehlen von Automatisierung bringt einen nur schwer akzeptablen Mangel an Konsistenz mit sich, da jeder Designer effektiv in seinem Kabäuschen arbeitet und seinen Mix an eigenen Regeln und Erfahrungen anwendet. Das Bilanzergebnis ist, dass die Respins von AMS-Entwürfen zu- statt abnehmen und einen hohen Druck bei Standardisierung und Automatisierung erzeugen.

Stufen der Automatisierung

Die EDA-Industrie bietet als Antwort ein Angebot von verschiedenen Stufen der gesteigerten Automatisierung. Manche Anbieter versuchen auf der Transistor-ebene möglichst viele Parameter anzugeben. Der Nachteil bei dieser Methode ist, dass sie das zeitaufwendige Layout nicht beschleunigt. Ein hoher Zeitaufwand entsteht immer noch durch die von Hand vorgenommene Platzierung der Transistoren, und die Qualität des erzeugten Layouts variiert abhängig von dem Können des einzelnen Ingenieurs.

Andere Anbieter haben versucht, den Layoutprozess weitergehend zu automatisieren. Leider wird dabei nur der Geometrie Rechnung getragen, nicht aber den durch die Halbleiterproduktion entstehenden Toleranzen. Erfahrene Layouter wissen, dass zum Beispiel ein Stromspiegel nicht in der gleichen Weise angelegt werden sollte wie ein »Differential Pair«. Keiner dieser Ansätze kann die Qualität eines von Hand angelegten Designs erreichen. Die meisten haben darüber hinaus das grundsätzliche Problem, dass sie vom Schaltkreisentwickler zahlreiche weitere Informationen benötigen, die im Schaltplan nicht vorhanden sind.

Eine effektivere Methode, den Layoutvorgang zu beschleunigen, besteht darin, die während der Produktion anfallenden Toleranzen mit der Erfahrung guter Layouter zu verknüpfen und so analoge Layoutblöcke zu erzeugen. Ein Tool wie »HiPer DevGen« von Tanner erzeugt Zellen auf Makroebene: wiederverwendbare Zellen wie Differential-Pairs, Stromspiegel und Widerstandsteiler, das sind häufig die zeitaufwendigsten Teile eines Layouts und ebenso häufig entscheidend für die Funktion des Chips.

Das Tool wendet entsprechende Verfahren an, um gängige Bauteile zu bearbeiten, erstellt eine Lösung im Hinblick auf parasitäre Effekte und Chipausnutzung und erzeugt Bauteile, die für hohe Genauigkeit optimiert sind. Die so entstehenden Zellen lassen sich wiederverwenden und basieren lediglich auf den für die jeweilige Prozesstechnologie gültigen Regeln. Sollen die Komponenten für eine neue Fertigungstechnik benötigt werden, so muss der Nutzer lediglich die Designregeln eingeben und die Bauteile und Grundbestandteile neu generieren. So lässt sich ein Design sehr schnell im Hinblick auf eine neue Technologie oder einen anderen Hersteller verändern.
Da diese Klasse von Tools nicht bis zur vollständigen Automatisierung geht, behält der Layoutdesigner die vollständige Freiheit über die Feinabstimmung der Zellen, ihre manuelle Platzierung und das Routing auf dem Chip.

HiPer DevGen ist mit voreingestellten Grundwerten versehen, die 90% der Anforderungen analoger Designs entsprechen. Beispielsweise bei Differential-Pair wird es der Voreinstellung nach versuchen, die parasitären Effekte des Drain vor denen der Source zu optimieren. Ist jedoch bei einer Schaltung wie etwa einem Downmixer die Kapazität zur Quelle kritisch, so können der Designer oder der Layout-Ingenieur einfach die relevanten Parameter ändern und die Zelle mit einem Knopfdruck neu erzeugen.

Verkürzte Designzyklen

Als Beispiel sei ein klassischer Stromspiegelschaltkreis (Bild 1) angeführt. Ein erfahrener Layout-Ingenieur sollte nur kurze Zeit für die Erstellung dieser Struktur benötigen, allerdings ergab eine Umfrage nach der zur Fertigstellung benötigten Zeit eine erstaunliche Bandbreite zwischen zwei Stunden bis zu zwei Tagen mit einer durchschnittlichen Dauer von fünf Stunden. Nicht nur ist unvorhersehbar, wie viel Zeit für das Anfangsdesign nötig ist, die Komplexität des Designs bedingt auch, dass jeder einzelne Layouter es auf unterschiedliche Weise angeht. Dadurch können potenzielle Widersprüchlichkeiten beim Ergebnis entstehen. Die gleiche Komplexität beinhaltet auch die Möglichkeit eines einfachen Irrtums, der in einem fortgeschrittenen Stadium des Designzyklus‘ nur unter großem Zeitaufwand entdeckt werden kann. Im schlimmsten Fall kann das Design LVS- (Layout versus Schematic) und DRC-clean sein, aber eine Unsymmetrie haben: die Art Fehler, die erst dann entdeckt wird, wenn der Chip vom Hersteller zurückkommt. 
Ein Tool wie HiPer DevGen kann unter der Kontrolle eines Layout-Ingenieurs eine Struktur wie einen Stromspiegel augenblicklich erzeugen. Der Layout-Ingenieur kann dann manuell die Schaltung vollenden. Jedes Bauteil oder jede Anordnung ist gleichartig erstellt und wird allen Anforderungen der Technologie gerecht, ist LVS- und DRC-clean und passt garantiert zusammen.

Ein weiterer Vorteil dieser Art von Layout-Automatisierung besteht darin, dass die Zelle richtig erzeugt werden kann, indem das Design den Herstellerregeln (DFM) entsprechend und für ertragsoptimierte Bauteile optimiert ist, mit speziellen Eigenschaften des Designs wie doppelten Kontakten und Vias.

Das Tool bezieht allerlei Effekte mit ein, die erst mit immer kleiner werdenden Strukturgrößen auftreten. Dies schließt auch den Well-Proximity-Effekt ein, ein Phänomen, das die Intensität des Dopings mit dem Abstand zum isolierenden Well ändert: Das bedeutet, dass die elektrische Charakteristik eines Transistors abhängig von der Platzierung innerhalb des Wells variieren kann, ganz besonders trifft dies bei der Platzierung nahe am Rand eines Wells zu.

Der Gebrauch eines automatisierten Tools kann dem Designers auch bei der Berechnung mechanischer Belastungsphänomene helfen, einschließlich STI (Shallow Trench Isolation) oder LOD (Lenght of Diffusion). Diese Effekte, die unter 130 nm zum Tragen kommen, beeinflussen den Schwellenwert und die Mobilität der Elektronen im Transistor, wodurch potenziell schwerwiegende Fehler bei Strukturen wie Stromspiegeln, die aufeinander abgestimmte Transistoren erfordern, entstehen können.

Über den Autor:

Paul Double ist geschäftsführender Direktor von EDA Solutions.