Siliziumkarbid SiC-MOSFETs parallelisieren

Die Spitzenströme zweier parallel geschalteter SiC-MOSFETs, die von nur einem Gate-Treiber angesteuert werden, können sich aufgrund der Fehlanpassung bei den Schwellenspannungen erheblich unterscheiden. Ein rein passives Ausgleichsverfahren senkt diesen Unterschied von 15 auf nur noch 1 Prozent.

von Yincan Mao, Zichen Miao und Khai D. T. Ngo, Virginia Polytechnic Institute and State University, und Chi-Ming Wang, Toyota Motor.

MOSFETs parallel zu schalten macht Leistungselektronik kosteneffizienter sowie einfacher zu fertigen und zu skalieren [1,2]. Allerdings können parallel geschaltete Komponenten aufgrund der produktionsbedingten unvermeidlichen Streuung der Parameter einem einzelnen Bauteil nicht gleichkommen. Diese Variationen bei Einschaltwiderstand RDS(on) und Schwellenspannung Uth führen dazu, dass sich der Strom sowohl im stationären Zustand als auch beim Ein- und Ausschalten ungleichmäßig auf die MOSFETs aufteilt. Zwar kann der positive Temperaturkoeffizient des RDS(on) dazu beitragen, diesen Unterschied auszugleichen; dessen Einfluss wurde im Rahmen dieser Arbeit jedoch nicht weiter untersucht. Andererseits kann der negative Temperaturkoeffizient von Uth den Unterschied der Ströme weiter vergrößern. Solche dynamischen Ungleichgewichte können zu lokal begrenztem Überstrom und Übertemperatur führen, was die Zuverlässigkeit und Lebensdauer der MOSFETs verschlechtert [3,4]. Daher raten einige selbst bei entsprechend ausgesuchten Komponenten zu einem Derating beim Strom [5]. 

Schon andere haben sich an dieser Problematik versucht. Sasaki hat einen zweistufiger Gate-Widerstand vorgestellt, um die transienten Ströme auszugleichen [6]. Dazu ist es aber nötig, Polarität und Größe des Unterschieds bei der Schwellenspannung zu kennen. Hierfür kann die Stromdifferenz erfasst und durch Rückkopplung in mehreren Zyklen gedämpft werden [3,5,7].

Ziel der vorliegenden Arbeit ist es, die ungleichmäßige Aufteilung bei den Spitzenströmen während eines Schaltzyklus automatisch zu begrenzen, ohne Strom- und Spannungssensoren sowie eine Rückkopplungsschleife zu nutzen. Des Weiteren soll nur ein Gate-Treiber eingesetzt werden. Die hier vorgestellte Lösung setzt sich nur aus passiven Bauelementen zusammen. Eine Designrichtlinie für die Auswahl dieser Komponenten in Hinblick auf Uth, Anstiegszeit und Ungleichgewicht wird abgeleitet. Abschließend soll ein Experiment zeigen, wie wirksam diese passive Ausgleichstechnik ist.

Simulation der passiven Ausgleichstechnik 

Das Bild 1 zeigt den Aufbau der Schaltung mit der Power-Source-Induktanz LS und dem Treiber-Source-Impedanz Rk. Der Einfachheit halber sind die parasitären Einflüsse des Gehäuses in die Analyse nicht mit einbezogen. Wie wir später in der experimentellen Verifikation sehen werden, ist diese Vereinfachung statthaft. Denn dort sind die parasitären Effekte von Gehäuse und Leiterbahnen mit eingeschlossen, haben aber keine signifikanten Auswirkungen. Ein Doppelpulstester dient zum Testen auf Schalttransienten. Im unteren Teil der Halbbrücke aus Bild 1 sehen wir die zwei SiC-MOSFETs M1 und M2 mit nicht übereinstimmender Schwellenspannung. Die obere Seite besteht aus der SiC-Schottky-Diode D. Die induktive Last wird der Einfachheit halber durch eine Konstantstromquelle modelliert.

Die Variation in der Schwellenspannung führt zu dem Ungleichgewicht beim Kanalstrom bei den Schaltübergängen. Der Kanalstrom iDS der beiden MOSFETs im Sättigungsbereich wird folgendermaßen modelliert:

open parentheses 1 close parentheses space i subscript D S 1 end subscript equals g subscript f s end subscript times open parentheses u subscript G S 1 end subscript minus U subscript t h 1 end subscript close parentheses squared

open parentheses 2 close parentheses space i subscript D S 2 end subscript equals g subscript f s end subscript times open parentheses u subscript G S 2 end subscript minus U subscript t h 2 end subscript close parentheses squared  
Dabei ist Uth1 die Schwellenspannung des MOSFETs M1, Uth2 die des MOSFETs M2. (Wichtig ist, dass betragsmäßig uGS größer als Uth ist.) Es wird angenommen, dass die Großsignal-Transkonduktanz gfs für beide Bauteile übereinstimmt [8].

Sind Rk und/oder LS gleich Null, dann ist auch ΔuGS ungefähr gleich Null. In diesem Fall ist der Strom, der durch den MOSFET mit der kleineren Schwellenspannung fließt, größer als der Strom durch den anderen MOSFET (Bild 2).

Die Gleichungen 1 und 2 zeigen, dass die Differenz der Kanalströme gleich Null ist, wenn    

table attributes columnalign right center left columnspacing 0px end attributes row cell open parentheses 3 close parentheses space increment u subscript G S end subscript end cell equals cell u subscript G S 1 end subscript minus u subscript G S 2 end subscript equals end cell row blank equals cell increment U subscript t h end subscript equals u subscript t h 1 end subscript minus u subscript t h 2 end subscript end cell end table
sind. 

Die Spannung ΔuGS lässt sich durch die Differenz zwischen den Gate-Spannungen uG1 und uG2 oder zwischen den Source-Spannungen uS1 und uS2 erzeugen. Die Gate-Ströme iG1 und iG2 sind in der Regel auf ungleiche Kanalströme angepasst. Die passiven Komponenten auf den Gate-Leiterbahnen sind beim Strom-Balancing nicht wirksam. Die Spannung ΔuS entspricht etwa ΔuS (Bild 2, die MOSFETs haben interne Gate-Widerstände von 6,5 Ω). Dies lässt sich auch durch eine Simulation mit Gate-Induktivität nachweisen. Die folgende Analyse vernachlässigt die Gate-Induktivität und den internen Gate-Widerstand, um die Analyse zu vereinfachen. Die Spannungen uS1 und uS2 sind unterschiedlich mit eingefügtem LS und Rk, wenn die Kanalströme iDS1 und iDS2 nicht übereinstimmen. Die Differenz der Gate-Source-Spannungen lässt sich über die Schleife erhalten, die CGSs und LSs enthält, und die Schleife, die CGSs und Rks enthält:
open parentheses 4 close parentheses space increment u subscript G S end subscript equals negative L subscript S times fraction numerator d increment i subscript S over denominator d t end fraction equals negative R subscript k s end subscript times increment i subscript k 
Dabei ist ΔiS die Differenz der Ströme iS1 und iS2 in den Source-Induktivitäten LS, Δik die Differenz der Ströme ik1 und ik2 in den Widerständen Rk zwischen Treiber und Source.

Bild 3 zeigt die Simulationsergebnisse mit verschiedenen Werten für Rk und LS, wobei Esw1 und Esw2 die gesamten Schaltverluste (also Ein- und Abschaltverluste) von M1 respektive M2 sind. Als Normalisierungsfaktor dienen die Verluste der Bare-Dies. Die Fehlanpassung der Spitzenströme wird folgendermaßen definiert:

open parentheses 5 close parentheses space fraction numerator open vertical bar i subscript p k 1 end subscript minus i subscript p k 2 end subscript close vertical bar over denominator I subscript S s end subscript end fraction

Dabei sind ipk1 und ipk2 die Spitzenströme durch M1 und M2, während ISs der Strom durch die MOSFETs im eingeschwungenen Zustand ist, also Iin/2.

Aus Bild 3 lässt sich entnehmen, dass das Ungleichgewicht der Spitzenströme mit zunehmendem LS und Rk abnimmt, während sich die gesamten Schaltverluste in der Simulation nicht wesentlich ändern, solange der Wert für RG + 0,5 Rk konstant gehalten wird.

Im Folgenden wird eine Designrichtlinie für die Auswahl von Rk und LS abgeleitet. Die Ströme durch die Gate-Source-Kapazität CGS und die Drain-Source-Kapazität CDS werden für den Zeitraum, in dem der Kanalstrom iDS steigt, als Null angenommen, um die Analyse zu vereinfachen [9]. Die Differenz der Kanalströme ΔiDS an den Knoten uS1 und uS2 aus Bild 1 lässt sich folgendermaßen berechnen:

open parentheses 6 close parentheses space increment i subscript D S end subscript almost equal to increment i subscript S plus increment i subscript G

Wegen des symmetrischen Layouts ist der Betrag von ΔuGS kleiner oder gleich groß wie der Betrag von ΔUth. Mithilfe der Gleichungen (4) und (5) lässt sich das betragliche Maximum der Differenz der Spitzenströme durch M1 und M2 ermitteln:

open parentheses 7 close parentheses space open vertical bar i subscript p k 1 end subscript minus i subscript p k 1 end subscript close vertical bar subscript m a x end subscript equals fraction numerator open vertical bar increment U subscript t h end subscript close vertical bar over denominator R subscript k end fraction plus fraction numerator open vertical bar increment U subscript t h end subscript close vertical bar over denominator L subscript s end fraction times t subscript r

Dabei ist tr die Zeit, in welcher der Strom von Null auf ipk ansteigt.

Die Gleichung (7) besteht aus zwei Termen: Der erste zeigt die Wirkung von Rk, der zweite den Einfluss von LS. Entwickler sollten Rk und LS so einstellen, dass das Ergebnis aus Gleichung (7) etwa 5 Prozent des halben Eingangsstroms Iin beträgt. Eine weitere Designrichtlinie können die Spannungsbelastung [9,10] oder andere Schaltcharakteristika sein.