Kleinste Strukturen in Massenproduktion Samsung ist neuer Fertigungsmeister

Es dauerte 42 Jahre, bis Konkurrent Samsung hinsichtlich der Logikdichte Intel an der Spitze der Chip-Fertigung ablöste – mit einem 10-nm-FinFET-Prozess, der seit Oktober 2016 in Massenproduktion ist. Auch wenn Intel sich die Krone bald zurückholen wird, lohnt sich ein Blick auf die derzeitige Nr.1.

Auch wenn die Bezeichnungen von Halbleiter-Fertigungsprozessen schon lange nichts mehr über die tatsächlichen Geometrien aussagen, bietet Samsung mit seinem 10-nm-LPE-Prozess die derzeit höchste Transistor­dichte am Markt und sticht damit nicht nur Intels 14-nm-Prozess, sondern auch Foundry-Wettbewerber TSMC aus – TSMC sogar sehr deutlich.

Architektonisch auf Samsungs hauseigenem 14-nm-Prozess aufbauend nutzt der 10-nm-LPE-Prozess FinFET-Transistoren mit höheren »Flossen«, die dafür im Gegenzug eine kleinere Grundfläche aufweisen. Im Ergebnis wird so eine um 63 % höhere Dichte erreicht oder eine um 20 % höhere Dichte als Intels 14-nm-Prozess. Die Schaltgeschwindigkeit soll sich laut Samsung bei identischer Leistungsaufnahme um 27 % erhöht haben, was allerdings noch immer unter dem auf Rechenleistung optimierten Intel-Prozess liegen dürfte.

Sicher ist, wenn Intel Mitte bis Ende 2017 endlich seinen 10-nm-Prozess in Produktion bringen wird, werden die Kalifornier die Krone in die USA zurückholen. Doch bis dahin kann Samsung seinen zeitlichen Technologievorsprung nicht nur für die hauseigenen Exynos-Mobilgeräte-Prozessoren nutzen, sondern auch für Qualcomms High-End-Snapdragon-SoCs und für die Centriq-Server-Prozessoren als Foundry gute Dienste leisten. Die Server-Prozessoren werden damit gegenüber Intels Xeon-Server-Chips deutlich wettbewerbsfähiger.

Vier Transistortypen für alle Anwendungsfälle

Wie auch der 14-nm-Prozess, nutzt 10-nm-LPE (2018 soll es eine Low-Power-Variante 10-nm-LPP geben) eine »Mandrel« genannte Technologie, um die FinFETs auszuformen. Eine grundlegende Beschreibung mit Abbildungen der einzelnen Prozessschritte findet sich in [1]. Mit schmaleren, aber höheren Flossen konnte Samsung den kontaktierten Gate-Pitch um Faktor 0,82 von 78 auf 64 nm reduzieren (Tabelle 1).
Die Versorgungsspannung beträgt 0,75 V, vier unterschiedliche Transistortypen weisen unterschiedliche Schwellenspannungen im Abstand von 200 mV auf, damit Rechenleistung und Leckströme auf unterschiedliche Anwendungen angepasst werden können. Statt diese Variationen über unterschiedliche Dotierungen zu realisieren, werden im Gate-Stack unterschiedliche Metalle eingesetzt. Der Kontaktwiderstand und die Kontaktbreite konnten um 10 % reduziert werden, während die Dotierungen bei Drain und Source erhöht wurden. Das Ergebnis sind höhere Treiberströme, deren Werte (für NFET und PFET) Samsung leider nicht veröffentlicht. Wie Bild 1 deutlich macht, soll jedoch die Leistungsaufnahme bei gleicher Rechenleistung um 40 % sinken oder die Rechenleistung bei gleichbleibender Leistungsaufnahme um 27 % steigen.

Beim Metall-Verbindungs-Stack nutzt Samsung im Gegensatz zu Intel und TSMC bidirektionales 2D-Routing mittels LELELE (Lithografie-Ätzen-Lithografie-Ätzen-Litho-grafie-Ätzen). Intel ist im Gegensatz dazu für enge Metallschichten schon auf ein unidirektionales Layout mit selbstjustierendem Double-Patterning (SADP) gewechselt, statt LELE-Double-Patterning einzusetzen. Die Varianz durch Überlagerungsprobleme bei den Belichtungen wird damit reduziert. TSMC will SADP mit seiner 10-nm-Fertigung einführen.
Der Vorteil von Samsungs 2D-Ansatz ist, dass sich Schaltkreise für Designtools viel einfacher in 2D-Abbilder überführen lassen und in der Regel zu einer höheren Logikdichte führen. Die einfache Rechnung, zwei unidirektionale Schichten in eine bidirektionale Schicht überführen zu können, stimmt so aber nicht, tatsächlich ist das Verhältnis kleiner als 2:1.
Bei den SRAM-Zellen (Bild 2) werden zwei Typen angeboten. Bei erstem Typ für die Pass-Gates und Pull-Down-Transistoren kommen jeweils zwei Flossen zum Einsatz, was die Fläche vergrößert. Der Vorteil ist jedoch: Zwei Flossen können mehr Ladung tragen als eine, so dass damit schneller und mit geringerer Leistungsaufnahme gearbeitet werden kann. Die zweite SRAM-Zelle hat pro Transistor nur eine Flosse und ist damit 20 % kleiner als Variante 1. Wie Tabelle 1 zeigt, skalieren die Zellen mit Faktor 0,6.
Wegen der Quantisierung der Elektronen in dem dünnen Steg kann das Lesen oder Beschreiben einer Bitzelle schwierig bis unmöglich werden und vor allen Dingen die Versorgungsspannung nach unten begrenzen. Wie die meisten anderen Hersteller nutzt daher auch Samsung auf Makroebene nicht näher beschriebene Schaltkreise, welche vor Lese- und Schreibvorgängen – jeder natürlichen Varianz zum Trotz – das Verhalten der Bitzelle exakt an ein Sollverhalten anpassen. Damit konnten die Mindestversorgungsspannungen um 130 mV (Ein-Flossen-Variante) oder 45 mV (Zwei-Flossen-Variante) abgesenkt werden.

Seit Ende 2016 in Produktion

Spätestens, seit TSMC seinen FinFET-Prozess, bei dem lediglich im 20-nm-Prozess die Planar-Transistoren durch FinFETS ersetzt wurden, mit »16 nm« bezeichnete, wissen wir, dass die offiziellen Bezeichnungen nichts mehr mit den physikalischen Abmessungen zu tun haben. Gleiches gilt für Samsungs 10-nm-Prozess. Hätte man tatsächlich um eine Generation schrumpfen wollen, hätte man für eine Verdoppelung der Logikdichte die Abstände in beide Richtungen um mehr als 25 % reduzieren müssen (0,75 x 0,75 = 0,56). Tatsächlich liegt der kontaktierte Gate-Pitch jedoch nur 9 % unter dem von Intel und der Abstand der Metallschichten nur 8 % darunter. Damit erzielt Samsung eine um (0,91 × 0,92 = 0,84) rund 16 Prozent höhere Dichte, knapp ein Drittel einer vollständigen Generation. Die SRAM-Zellen sind 20 % kleiner als bei Intel, zu berücksichtigen ist natürlich noch Zusatzlogik wie Adresslogik, Assistenz-Schaltkreise für stabilen Betrieb und Energiespar-Logik, so dass dieser Wert nicht 1:1 in Dichte der Bitzellen selbst zu übertragen ist.

Wie schon erwähnt, ist Intels Prozess für hohe Rechenleistungen seiner x86-Prozessoren optimiert. Es ist daher mehr als wahrscheinlich, dass die Treiberströme und damit Taktfrequenzen Samsung ausstechen. Zudem fehlen bei Samsung, dessen Metall-Verbindungs-Stack geringfügig dichter ist, die Luftspalt-Dielek­trika, welche die Kapazitäten und damit die aktive Leistungsaufnahme bei Intel um 17 % reduzieren. Intels Prozess konnte damit für 0,7 V optimiert werden, Samsung steht bei 0,75 V. Bei quadratischem Einfluss der Versorgungsspannung auf die Leistungsaufnahme, dürfte Intel auch hier die Nase vorne haben. Die Geometrien der Leading-Edge-Prozesse von Intel, Samsung und TSMC sind in Tabelle 2 vergleichend gegenüber gestellt, normalisiert bezogen auf den momentan führenden 10-nm-Prozess von Samsung.

 

10 nm FinFET

14 nm FinFET

Versorgungsspannung (V)

0,75 V

0,80 V

Kontaktierter Gate-Pitch

64 nm

78 nm

Metall-Pitch (minimal)

48 nm

64 nm

Fläche SRAM-Bitzelle (max. Dichte)

0,040 µm2

0,064 µm2

Fläche SRAM-Bitzelle (max. Geschwindigkeit)

0,049 µm2

0,080 µm2

Tabelle 1: Vergleich der Geometrien von Samsungs 10-nm- und 14-nm-Prozessen.

Quelle: Samsung