IEDM 2015 Ist das mooresche Gesetz am Ende?

Intels Ex-CEO Gordon Moore im Jahr 2015 - vor 50 Jahren beschrieb er das nach ihm benannte "Mooresche Gesetz".
Intels Ex-CEO Gordon Moore im Jahr 2015 - vor 50 Jahren beschrieb er das nach ihm benannte "Mooresche Gesetz".

Auf der diesjährigen IEDM-Konferenz des IEEE in Washington DC steht u.a. die Frage nach der weiteren Schrumpfung von Chip-Geometrien im Fokus. ARM-Forscher Greg Yeric setzte sich mit der Frage auseinander, ob das mooresche Gesetz nach 50 Jahren am Ende ist.

Preisgünstigere Halbleiter-Chips und dabei höhere Rechenleistung und niedrigere Leistungsaufnahme, dafür stand das von Intel-Gründer Gordon Moore aufgestellte Paradigma seit mehr als 50 Jahren. Mittlerweile bei 14-nm-Geometrien mit 3D-Transistoren (FinFETs) angekommen, werden die Herausforderungen jedoch immer größer. Greg Yeric, Forscher beim IP-Hersteller ARM, diskutierte diese in seinem Vortrag über die zukünftige Entwicklung der Chip-Fertigung.

Das erste Problem ist die Belichtung. Da die Wellenlänge der Immersionslithografie seit Jahren konstant bleibt, wird die Diskrepanz zwischen beworbenen Geometrien und realisierter Transistor-Dichte immer größer. Die Ausgänge (Source- und Drain-Kontakte) und Eingänge (Gate-Kontakte) dürfen nicht in derselben Design-Ebene liegen. Vor dem 45-nm-Node konnte man 2D-Konstrukte in der 1. Metallschicht (M1), der aktiven als auch der Gate-Ebene anlegen. Seit der Einführung von High-K/Metal-Gate- und FinFET-Transistoren gibt es diese Möglichkeiten nicht mehr, woaruf die Transistordichte erodierte, zudem generierte die als Ersatz eingeführte „Middle-of-Line“ (MOL)-Schicht zwischen Transistoren und M1-Schicht zusätzliche Wafer-Kosten.

Auf EUV wartet die Welt jetzt schon lange, allerdings wird man jenseits von 7 nm auch damit Multi-Patterning benötigen, dessen Kosten unklar sind. Yeric erwähnte daher weitere Alternativen, wie die maskenlose Lithografie DWEB (Direct Write E-beam), welche die Problematik, dass die heutigen Maskenkosten Produkte mit kleinen Volumina unmöglich machen, beseitigen würde.

Sieht man sich die Kosten pro Transistor an (Bild 1), stellte Yeric fest, dass diese seit dem 28-nm-Node langsamer sinken als zuvor, aber immerhin sinken sie trotz Multi-Patterning u.a. dank schnelleren Steppern weiterhin (diese sollen bei der 7-nm-Geometrie 50 % schneller arbeiten als bei 28 nm). Ganz anders sieht es jedoch bei den Kosten pro Siliziumfläche aus (Bild 2). Da ja immer mehr Trnsistoren eingebaut werden, wird dies vor allen Dingen für Nicht-Massenprodukte ein großes Kostenproblem.

Aber auch die Skalierung der Transistoren selbst hat Limitierungen erreicht. Die 3D-FinFETs weisen höhere parasitätre Kapazitäten und Widerstände auf, was dazu führt, dass die Aussage „schrumpfende Geometrien führen zu höheren Taktfrequenzen bei gleicher Leistungsaufnahme“ nicht mehr wahr ist. Dies führt bei größerer Transistordichte zu wachsenden Anteilen von sogenanntem „dunklen Silizium“ (Bild 3), also dem Anteil von Transistoren auf einem Chip, der nicht mehr gleichzeitig aus thermischen Gründen im Ein-Zustand betrieben werden kann.

Heutige SoCs arbeiten mit Spannungs-/Frequenz-Skalierung (DVFS) und Clock-Gating, für die Zukunft forscht man an horizontalen Nanodrähten als Fin-Ersatz, allerdings müsste man für denselben Treiberstrom diese stapeln, und dann hätte man laut Yeric dieselben Probleme wie heute. Auch Ergebnisse mit Tunnel-FETs sind entmutigend u.a. wegen hoher Variation in der Massenfertigung.

Weitere Herausforderungen betreffen die Skalierung von SRAM durch zunehmende Variationen einer Bitzelle, was z.B. zu einer Erhöhung der Transistorzahl (8 statt 6) führen kann, und vor allen Dingen der Skalierung von Drähten. Unterhalb von 14/16 nm wird 50 % der Leistungsaufnahme und Rechenleistung in Drähten verloren.

Was tun?

Eine Universallösung für die geschilderten Herausforderungen konnte auch Yeric nicht anbieten. Sein Ansatz derzeit ist, noch heterogenere, auf spezifische Applikationen zugeschnittene SoCs z.B. mit Hardware-Beschleunigern für rechenintensive Aufgaben zu bauen und an neuen Speichertechnologien wie MRAM, RAM und PCM weiterzuarbeiten, um die heutigen und zukünftigen technischen Limitierungen in der Chip-Entwicklung zu kompensieren. Auf dem Weg dahin sind die Entwickler ja bereits heute.

Ob sich das moorsche Gesetz freilich in seiner ursprünglichen Form (in diesem Artikel können Sie es herunterladen) noch weiterhin halten lässt? Zweifel sind angesichts Yeric's Vortrag angebracht.