Cadence trifft ASML In-Design- und Signoff-Lithographie-Simulation

Bei Cadence LPA PLUS erfolgt  die Designverifikation bereits mit dem Schaltungsentwurf.
Bei Cadence LPA PLUS erfolgt die Designverifikation bereits mit dem Schaltungsentwurf.

Die Herstellbarkeit eines Designs ist nun schon während der Implementierung und dem Signoff verifizierbar. Yield-begrenzende Lithographie-Hotspots können erkannt und behoben werden.

Cadence Design Systems stellt die gemeinsam mit ASML entwickelte Cadence Litho Physical Analyzer (LPA) Production Lithography Unified Solution (PLUS) vor, die während der Implementierung und dem Signoff des Chip-Designs Foundry-spezifische Lithographie-Simulationsmöglichkeiten bietet. Mit Hilfe von Cadence LPA PLUS können die Ingenieure Lithographie-Hotspots während der Design-Implementierung und dem physischen Signoff erkennen und automatisch mit den Design-Plattformen von Cadence beheben. Das verbessert nicht nur Design-Zuverlässigkeit und Ausbeute, sondern verkürzt die Entwicklungszeit und beschleunigt die Produktion. 

Mit Cadence LPA PLUS können Ingenieure die Herstellbarkeit ihrer Designs mit einem Produktionssimulationsmodell und einem OPC-Verfahren (Optical Proximity Correction) von ASML vor dem Tapeout voraussagen und optimieren. Dies gewährleistet eine effiziente Übergabe von funktionstüchtigen Designs mit hoher Qualität.

Diese Technologie ist in die Cadence Virtuoso Umgebung und das Innovus Implementation System integriert, so dass Lithographie-Probleme während der Implementierung einfach erkannt und behoben werden können. Außerdem lassen sich dadurch die Herstellbarkeit und Yield des Designs weiter optimieren.

Cadence und ASML haben LPA PLUS für die komplexesten DFM-Anforderungen (Design for Manufacturing) und fortschrittlichen Fertigungstechnologien der Ökosystem-Partner entwickelt. Außerdem ist die Cadence LPA PLUS Lösung, die von imec für fortschrittliche Prozessgeometrien validiert wurde, für die Entwickler direkt zugänglich. Sie haben dadurch eine bessere Kontrolle über die Optimierung der Herstellbarkeit und können Foundry-Iterationen reduzieren.