Messtechnik Embedded-Instrumentierung

Neue Chip-Techniken im 3D-Bereichverlangen nicht nur eine sehr gute Beherrschung von Software-, FPGA- und Board-Design, sondern auch eine Koordinierung der einzelnen Entwicklungsetappen von der Produktkonzeption über das Design zur Implementierung bis hin zu kompletten Prototyp-Validierung.

Das V-Modell (Bild 1) definiert für jeden Entwicklungsschritt adäquate Verifikationsprozeduren, um schlussendlich eine strukturierte Gesamtvalidierung sicherzustellen. Dabei wurden die rein funktionalen Betrachtungen auch durch strukturelle Prozessschritte ergänzt. Der Hintergrund dieser Veränderung liegt darin begründet, dass strukturelle Validierungen und Tests im Rahmen entsprechender DfT-Strategien (Design for Testability) mittlerweile fester Bestandteil moderner Entwicklungen und Produktionstests geworden sind und dort eine zunehmend wichtigere Rolle spielen. Zur hierarchischen Validierung steht den Entwicklern ein immer breiter und performanter werdendes Spektrum an Instrumenten wie Emulatoren, Oszilloskope, Logik-analysatoren, Bit-Error-Rate-Tester (BERT) und viele weitere zur Verfügung. Eigentlich sollte damit die Welt in Ordnung sein.

Einige Probleme scheint es vor allem bei der Signalgewinnung zu geben. War es früher möglich, fast jeden Pin oder wenigstens jedes Netz zur Verifikation beziehungsweise zum Test zu kontaktieren, ist dies durch den immer weiter fortschreitenden Einsatz von Fine-Pitch-ICs, BGAs und in der Leiterplatte eingebetteten Leiterzügen dramatisch erschwert.

Dabei wurde und wird das Missverhältnis von erforderlicher Testpunktgröße und schrumpfender Strukturgröße immer schlechter (Bild 2).

Damit ist die klassische Strategie der In-Circuit-Instrumentierung (also der taktile Einsatz von externen Instrumenten direkt in der Schaltung) 
für den Entwickler nur noch in eingeschränktem Maße ein reales 
Hilfsmittel, um die notwendigen Signal-informationen gewinnen zu 
können. Der taktile Zugriff auf das zu verifizierende Objekt wird dadurch immer mehr auf die nativen Steckverbinder reduziert. Die gleiche 
Erfahrung machen aber auch die Testingenieure in der Produktion beim Einsatz des traditionellen In-Circuit-Tests (ICT). In diesem Bereich führt die geschilderte Entwicklung ebenfalls zu Problemen in Form verringerter Testabdeckung, stark steigenden Kosten zur Fehlerdiagnose bis hin zum NFF-Syndrom (No Failure Found). Insofern entsteht ein zunehmend kollektiver Leidens-druck, der jedoch zu teilweise völlig unterschiedlichen Reaktionen führt. Die einen fangen an, bei jedem Design um jeden Testpunkt zu feilschen, andere suchen ihr Heil im Einsatz von Flying-Probe-Testern (FPT), die auch sehr kleine Flächen bis hin zu Pin-Pads kontaktieren können, wieder andere sehen einen verbesserten Funktionstest als einzigen Ausweg. Da dem Entwickler aber weder ein ICT noch ein Flying-Prober wirklich helfen kann, sein Validierungsproblem zu lösen, und Testpunkte eine aussterbende Gattung sind, stellt sich die Frage nach alternativen Strategien.

Die Kunst des richtigen Sehens

Um Informationen immer schneller zu übertragen und zu verarbeiten, ist im Endeffekt auch eine kontinuierliche Geschwindigkeitssteigerung des internen Signalflusses unvermeidbar. Neben dem Übergang zur Parallelverarbeitung durch Multicore-Systeme steht dabei vor allem eine höhere Signalübertragungsfrequenz im Visier der Entwickler.

Insbesondere der Übergang zu seriellen Gigabit-Links ist hier Thema Nummer eins. Solche Gigabit-Verbindungen werden extern über standardisierte Kommunikationsbusse wie beispielsweise USB 3.0, PCI Express oder SATA Express realisiert, sind aber auch board-intern als High-Speed-Übertragungsmedium von Chip zu Chip zunehmend im Einsatz. Zu den wichtigsten Innovationstreibern an dieser Stelle gehören FGPAs. So bieten die neuesten Bausteingenerationen von Xilinx oder Altera bis zu 28 GBit/s parallel auf bis zu 96 Kanälen.

Das Design-in solcher Links verlangt allerdings größte Sorgfalt. Solche Verbindungen gehören aufgrund ihrer hohen Frequenzen mehr der Analogtechnik denn der Digitaltechnik an, auch wenn die differenzielle Übertragungstechnik eine Reihe von Problemen entschärft. In jedem Fall sind die Designregeln sehr stringent und erfordern impedanzoptimierte Implementierungen, um höchste Übertragungsqualitäten zu erzielen. Zur Validierung derartiger Verbindungen stehen hochwertige Gigabit-Analyzer mit speziellen Tastköpfen zur Verfügung. Dennoch beeinflusst das Abgreifen der Gigabit-Signale in jedem Fall die Signalintegrität. Moderne Gigabit-Analyzer versuchen diesem Problem quasi durch Entzerrung beizukommen und kalkulieren den Einfluss der Probe ein. Die real verursachten Anomalien sind jedoch nur in der Wechselwirkung von elektrischen Eigenschaften des Probe-Targets und der Probe präzise analytisch berechenbar und bleiben daher im Verborgenen.Dabei ist die Höhe der Übertragungsfrequenz die entscheidende Größe, und da diese immer weiter zunimmt, werden auch die Anomalien immer größer, wodurch externe Instrumente an eine natürliche Grenze stoßen (Bild 3). Eine Betrachtung aus der Sicht des zu analysierenden Designs führt zur Erkenntnis, dass wir nicht das sehen, was das Silizium sieht.

Embedded System Access

Eine Analyse der derzeit vorherrschenden Zugriffsstrategien offenbart gemäß Bild 4 eine Dreiteilung in die Klassen:

  • Native Connector Access (natürlicher Zugriff über die design-integrierten I/Os), 
  • Intrusive Board Access (künstlicher Zugriff über Nadeln und Probes) und 
  • Embedded System Access (natürlicher Zugriff über einen design-integrierten Testbus). 

Dabei schließen sich diese Klassen in der Praxis nicht gegenseitig aus, sondern lassen sich ergänzend nutzen. Im Licht der bisher beschriebenen Probleme ist vor allem der ESA (Embedded System Access) eine wegweisende Technik. ESA hat seinen Ursprung im Boundary-Scan-Verfahren, das 1990 als IEEE 1149.1 normiert wurde. Durch evolutionäre Entwicklungen umfasst ESA heute eine Vielzahl von nichtintrusiven Methoden zum Validieren, Testen, Debuggen und Programmieren. Dazu zählen insbesondere Boundary-Scan-Test (IEEE 1149.1/4/6/7), Processor-Emulation-Test (PET) und Chip-Embedded-Instrumentation (IJTAG/IEEE P1687).

Als Kerngedanke folgt ESA der Idee, den taktilen Zugriff durch einen im Silizium integrierten Zugriff zu ersetzen. Dabei verfügt jede ESA-Technik im Prinzip über eine aufgabenspezifische Pin-Elektronik, die über einen Testbus angesteuert wird und somit in der Lage ist, Testfunktionen oder Programmierungen direkt im System auszuführen. Das Zielsystem kann dabei ein Chip, ein Board, oder eine ganze Unit sein, ist also invariant gegenüber dem hierarchischen Applikationslevel. Dadurch lässt sich der Embedded-System-Access prinzipiell beim V-Modell und im gesamten Produktlebenszyklus verwenden.

Der Übergang zum ESA bedeutet keine marginale Anpassung der Art und Weise, wie Test- oder Programmiervektoren verwendet werden, sondern muss als fundamentaler technologischer Umbruch verstanden werden.

Dazu gehört auch, dass bei der praktischen Nutzung im Prinzip eine Transformation von rein funktionalem Design in eine Tester- 
UUT-Konfiguration (Unit Under Test) gemäß Bild 5 stattfindet. 
Durch die Transformation entsteht eine Infrastruktur mit drei Schichten. Dazu gehören der Testbus (typischerweise JTAG) als Steuermedium, die sogenannte Pin-Elektronik als Schnittstelle zum Zielsystem sowie die zu validierenden beziehungsweise zu testenden Elemente der UUT. Die Pin-Elektronik wird getrieben durch Boundary-Scan, durch den Prozessor sowie durch im Chip integrierte Instrumente. Aber was sind eigentlich Chip-embedded Instruments, und wie können sie beispielsweise das erläuterte Problem bei Gigabit-Links lösen?

Instrument sieht Silizium

Chip-embedded Instruments sind im Grunde genommen im IC integrierte Test- und Mess-IP-Blöcke, die über den Testbus angesteuert werden (Bild 6).

Dabei kann das IC zusätzlich auch über Boundary Scan verfügen (Bild 7). Zu derartigen Instrumenten gehören Spannungs-, Frequenz- und Temperaturmesser, Bit-Error-Rate-Tester für schnelle Sig-nale, Impulszähler, Logic Scopes, RAM-Tester, BIST-Schaltungen und In-System-Programmer. Die IP-Blöcke selbst sind entweder fest in einem Chip integriert (Hardmacro), können aber auf Basis von FPGAs auch temporär im System aktiviert werden (Softmacro). Da sich alle Instrumente entweder seriell oder auch parallel ansteuern lassen, gewinnt der Anwender umfassenden Einblick in die zu testende Schaltung und sieht, was das Silizium sieht. Als Übertragungsmedium für die Daten und Steuerkommandos fungiert der JTAG-Testbus. Dieser ist mit einem entsprechenden JTAG-Controller verbunden, den wiederum die Systemsoftware ansteuert.

Chip-embedded Instrumente sind keine neue Erfindung, werden sie doch bereits seit vielen Jahren im Bereich des Chiptests beispielsweise in Form von Built-in-Self-Test-IP (BIST) eingesetzt.

Allerdings waren bisher all diese IPs zugriffsseitig nicht standardisiert, was der derzeit in Entwicklung befindliche Standard IEEE 1687 (IJTAG) oder IEEE 1149.1-2012 ändern soll (Bild 8).

Verstärkt in den Mittelpunkt des Interesses gerückt sind in letzter Zeit die FPGA-Embedded-Instruments auf Basis von Softcores. Sie ermöglichen Strategien wie FAT (FPGA Assisted Test) beziehungsweise FAP (FPGA Assisted Programming) und bieten enorme Flexibilität in der Adaption auf individuelle Testfälle. Die Idee dahinter ist im Grunde genommen sehr einfach: Auf Basis der Schaltung und der Messaufgabe wird ein entsprechendes IP per JTAG in das Target-FPGA geladen, konfiguriert, angesteuert und nach der Beendigung der Aufgabe wieder entfernt. Es existieren auch bereits Testsysteme zum automatisierten Handling dieser Prozesse.

Allerdings unterscheiden sich diese grundsätzlich in der Art der IP-Generierung. Dabei geht es im Kern um die Verbindung eines vorhandenen IP-Blocks mit den entsprechenden Signalpins (IP to Pin). Traditionelle Systeme erfordern hierfür einen separaten Syntheselauf, was bei interaktiven Debug-Prozessen sehr aufwendig und unflexibel ist. Demgegenüber arbeitet die »ChipVORX«-Technik durch ein spezielles Verfahren synthesefrei und kann sich über Rekonfiguration binnen Bruchteilen von Sekunden adaptieren (Bild 9). Dabei setzt sie auf die gleiche Projektdatenbank und das gleiche Ausführungssystem auf wie Boundary Scan.

Darüber hinaus bietet ChipVORX mehr als 300 vorkonfektionierte IP-Blöcke und unterstützt sämtliche führenden FPGA-Plattformen für Applikationen wie RAM-Zugriffstest, Frequenzmessung, BERT oder In-System-Programmierung von Flash. Gegenüber Boundary Scan kann dadurch etwa die Flash-Programmierung bis zu 75-mal schneller ablaufen oder der RAM-Zugriffstest um den Faktor 20 beschleunigt werden.

Für das Debugging werden auch entsprechende Panels generiert.Auch für den Bit-Error-Rate-Test sind neue IP-Blöcke verfügbar, die keine Synthese benötigen und sowohl zur Designvalidierung (Bild 10) als auch zum Produktionstest im Rahmen eines Testprogramms eingesetzt werden. 

Während beim Produktionstest lediglich die Bitfehlerrate auf Basis vordefinierter Setups auf Plausibilität getestet wird, erlaubt es die Designvalidierung auch, das Augendiagramm zu visualisieren (Bild 11). Diese Art der Visualisierung findet direkt im Silizium statt und vermeidet daher taktil hervorgerufene Anomalien.

Über die Autoren:

Thomas Wenzel ist Geschäftsführer und Stefan Meissner ist PR Manager, beide bei Göpel electronic.