Leiterplatten-Design Am Anfang war der Padstack

In den meisten Leiterplatten-Designprogrammen wird die Erzeugung eines Padstacks als eine simple, geradezu banale Einstellung betrachtet, die man mal eben nebenbei mit erledigt. Aber eigentlich muss schon der Begriff Pad erst einmal erläutert werden, da - wie so häufig in der Elektronikbranche - kein genormter, einheitlicher Begriff existiert. Der Versuch einer Entwirrung.

Bauteilanschlüsse, sowohl gebohrte als auch SMD-Anschlüsse, werden im CAD-Design als Pads bezeichnet, allerdings auch die Anschlussflächen von Vias, also der Durchkontaktierungen. Zu allem Unglück werden auch Befestigungslöcher (Mounting Holes) Pads genannt. Somit haben also Elemente unterschiedlicher Funktion die gleiche Bezeichnung. Noch konfuser wird es, wenn wir uns vor Augen führen, dass es innerhalb eines Padstacks auch Ebenen geben kann, auf denen keine grafische Darstellung vorhanden sein soll, also »kein Pad«.

Trotzdem muss »kein Pad« ein dem Rechenalgorithmus des Systems zugängliches Objekt sein, um beispielsweise Abstandsregeln berücksichtigen zu können. Profan ausgedrückt heißt das: »Kein Pad« ist auch ein Pad. Beginnen wir mit unserer Betrachtung zunächst also erst einmal mit dem Offensichtlichen und beschränken uns auf eine leichter nachvollziehbare Aussage: Ein Padstack ist die grafische Darstellung einer Bauteilanschlussfläche, eines Vias oder einer Montagebohrung auf allen Ebenen im Leiterplatten-Designprogramm (Bild 1).

Dabei müssen wir uns allerdings immer vor Augen führen, dass der Padstack immer auch das physikalische Erscheinungsbild dieser Bauteilanschlüsse, Vias und Bohrungen auf der Leiterplatte repräsentiert. Damit beeinflusst der Padstack die Produzierbarkeit der Baugruppe wesentlich. An den Padstack kann in der virtuellen Welt der EDA-Software eine ganze Reihe von Eigenschaften geknüpft sein, die beispielsweise den möglichen Anschluss an dieses Element regeln. Damit wird in der realen Welt der Leiterplatte und Baugruppe das elektrische und thermische Verhalten bestimmt.

Für ein besseres Verständnis begeben wir uns also einmal in das »Innere« eines Padstacks. Prinzipiell finden wir für jede Funktionsebene des Designs eine grafische Form, also ein Polygon. Die Zuweisung des Polygons zur jeweiligen Funktionsebene übernimmt heutzutage die Eingabemaske des EDA-Systems, wir stellen lediglich Form und Größe ein.

Dabei geht man ganz selbstverständlich davon aus, dass Form und Größe für alle Ebenen die Gleiche ist. Aber ist das tatsächlich so? Genaugenommen nicht, denn definieren wir beispielsweise eine Lage als Powerplane, wird für angeschlossene Pads und Vias die sogenannte Wärmefalle oder auch »Heat Isolation« oder »Thermal Pad« erzeugt, eine automatisch kalkulierte Darstellung des Anschlussbildes an die Kupferfläche (Bild 2). Diese unterscheidet sich für gewöhnlich gravierend von der in die Maske eingegebenen Form und Größe des Pads.

Andere Ebenen, andere Formen

Zuweilen kann es aber auch nötig sein, einzelnen Ebenen ganz bewusst eine andere Form und/oder Größe für ein Pad zuzuweisen. Beispielsweise könnte man bei einem Design, für das weder ein Lötstoppdruck oder sonst ein anderer Druck auf die Leiterplatte aufgebracht werden darf, dem Pin 1 eines ICs in konventioneller Durchstecktechnik (THT) bewusst eine andere Form (z.B. ein Quadrat) geben, um einen Verdrehschutz zu gewährleisten.

Weisen wir diesem Pin 1 nun einen anderen Padstack, in diesem Fall einen Quadratischen zu, wäre die Form auf allen Ebenen quadratisch. Das Lötverhalten ist nachgewiesenermaßen allerdings besser, wenn alle Pads eines ICs gleich sind. Daher ist es in diesem Fall günstiger, für den Pin 1 nur auf der Bestückungsseite (auch Top-Layer oder Primärseite genannt) eine andere Form zu definieren.

Um die Abweichungen im Lötverhalten zu minimieren, bleiben die Pads auf der Lötseite rund. In den sogenannten »Solder Mask Defined Pads« für oberflächenmontierte Bauteile (SMD) finden wir ein weiteres Beispiel. Dabei bestimmt nicht das Kupferpad die aktive Lötfläche, sondern die Freihaltung in der Lötstoppmaske, um in bestimmten Fällen eine bessere Prozessierbarkeit zu erreichen, sei es im thermischen oder elektrischen Verhalten (Bild 3).

Eine häufige Forderung in kritischen High-Speed-Designs ist beispielsweise der vollflächige Anschluss der Kondensatoren an Masse. Für gewöhnlich wird die Lötstoppmaske parametrisiert ausgegeben, das heißt im Klartext: alle Lötstoppmaskenpads 100 μm größer. Im vorgenannten Fall würden sich dadurch jedoch real auf der Leiterplatte zwei unterschiedlich große Pads ergeben. Dies führt oft zu erheblichen Schwierigkeiten in der Baugruppenproduktion.

Abgesehen von der unterschiedlichen Verteilung der gleich großen Pastenmenge auf den unterschiedlich großen Pads ist für kleine Bauformen der Chip-Kondensatoren ein Grabsteineffekt (Tombstoning) mehr als wahrscheinlich, da sich eine unterschiedliche Schwerpunktausbildung ergibt. Im Falle des in Bild 4 dargestellten Pads sieht das rein optisch gar nicht so dramatisch aus, aber die parametrisierte Lötstoppmaskenfreistellung von 50 μm umlaufend (entspricht 100 μm im Durchmesser) ergibt tatsächlich eine um gut ein Drittel (34%) größere aktive Lötfläche. Hier wird schnell klar, dass die reinen Automatismen nicht mehr greifen, das Lötstoppmaskenpad ist explizit anzupassen.

Dimensionierung von Padstacks

Die genannten Beispiele zeigen recht eindeutig, dass ein korrekt definierter Padstack alle Schritte der Prozesskette berücksichtigen muss, beginnend mit der Produzierbarkeit der Leiterplatte über die Bestück- und Lötbarkeit bis hin zu den Abnahmekriterien des fertigen Produkts. Letztere sind dabei als erstes zu betrachten. Wenn wir uns das Beispiel für die Forderungen an den Lotdurchstieg für bedrahtete Bausteine ansehen, wird schnell klar, dass für die Bestimmung des Bohrdurchmessers nicht nur der Pin-Durchmesser herangezogen werden kann.

Um den nötigen Freiraum zu ermitteln, der es dem Lot erlaubt, optimal am Pin hochzusteigen, müssen genaugenommen nicht nur das Lötverfahren (Wellenlötung, Selektiv-Wellenlötung, Through-Hole-Reflow, Handlötung) bekannt sein, sondern neben den Eigenschaften des Lotes auch das Material und die Wärmeleitfähigkeitsparameter des Bauteilpins, die Verarbeitungstemperatur - im Prinzip also das gesamte Fertigungsverfahren inklusive der Funktionsweise der Produktionsmaschinen.

Für viele Standardprodukte, wie doppelseitige Leiterplatten der Dicke 1,6 mm mit 17 μm oder 35 μm Basiskupfer oder auch 4- oder 6-Lagen-Multilayer mit einer Enddicke von 1,6 mm und mit 17 μm oder 35 μm Basiskupfer und maximal zwei Powerplanes, ist das oft als nicht ganz so kritisch zu betrachten. Die Daumenregel »Pin-Durchmesser + 0,25 mm bis 0,4 mm = Nominal-Bohrdurchmesser« greift hier meist auch heute noch. Dabei sollte für die automatische Bestückung axialer oder radialer Bauteile die obere Toleranzgrenze verwendet werden.

Der »Durchmesser« rechteckiger Pins wird über die Diagonale gemessen, anzuwenden ist die untere Toleranzgrenze. Als Faustformel für Through-Hole-Reflow gilt »Pindurchmesser + 0,2 mm bis 0,3 mm = Nominal-Bohrdurchmesser«. Die Praxis zeigt jedoch, dass wir uns immer weiter in Grenztechnologiebereiche hineinbewegen. Typisch für impedanzdefinierte Highspeed-Schaltungen sind beispielsweise hochlagige Multilayer mit vielen Masselagen. Selbst für die Dimensionierung eines einfachen THT-Padstacks müssen in diesen Fällen präzise Prozessparameter betrachtet werden.

Um eine Vorhersage über den Lotdurchstieg treffen zu können und damit den benötigten Bohrdurchmesser zu bestimmen, müssen die Wärmeaufnahme und die Wärmedistribution in der Leiterplatte abschätzbar sein. Die Erfahrung des Baugruppenproduzenten und die Kommunikation mit ihm werden deshalb unerlässlich. Ebenfalls über die Abnahmekriterien wird beispielsweise die Forderung für die Lötflanke der Lötstellen festgelegt.

Eine ausreichende Padfläche, für THT-Lötstellen ein geschlossener Restring, wird für die Ausbildung einer Lötflanke benötigt. Um das Pad ausreichend groß dimensionieren zu können, müssen wir zusätzlich zum Wissen um das Lötverhalten also auch noch die Toleranzen der Leiterplattenfertigung kennen. Selbst wenn ausnahmsweise Platz in unserem Design keine Rolle spielen sollte (in heutigen Designs eher unwahrscheinlich), können wir nicht frei nach dem Motto »Viel hilft viel« ein paar Zehntel Millimeter mehr spendieren. Auch diese so verlockend einfache Lösung wäre eher kontraproduktiv, möglicherweise ist bei zu großen Pads die Lotverteilung so unglücklich, dass keine korrekte Flanke ausgebildet wird.

Die Berücksichtigung der Prozessparameter ist also auch hier unerlässlich. Glücklicherweise hat jedoch die Erfahrung gezeigt, dass zum Beispiel die Dimensionierung des Restrings von umlaufend 0,3 mm für THT-Lötstellen üblicherweise für eine gute Lötflanke sorgt. Wenn wir die Berechnung von SMD-Pads betrachten, wird das Thema allerdings noch komplexer, denn bei den SMD-Bauteilen neuester Generation (Leadless Chip Carrier, QFN, SON) ist im Gegensatz zu den Lötstellen durchgesteckter Pins nicht einmal mehr die äußerliche Begutachtung der Lötstelle möglich. Selbst wenn an der Außenkante des Bausteins noch ein Anschluss sichtbar ist, muss dieser nicht zwangsläufig benetzbar sein und demzufolge muss auch keine klassische Lötflanke ausgebildet werden (Bild 5).

Eine visuelle Inspektion ist auch für BGAs und Flip-Chips nur für die jeweils äußere Reihe möglich. Für die Inspektion der Lötstellen müssen entweder aufwendige Geräte und Techniken eingesetzt werden - ein Kostentreiber - oder wir müssen schlicht darauf vertrauen, dass die Lötstellen in Ordnung sind. Letzteres ist nur mit korrekt dimensionierten und auf den Prozess abgestimmten Padstacks möglich. Aller Voraussicht nach werden die früher üblichen Faustformeln à la »Wir geben an den langen Seiten immer vier Zehntel zu« mindestens zu Schwierigkeiten bei der Verarbeitung führen, wenn nicht gar zu schlechten Lötergebnissen.