Mikroprozessoren

IBM fordert ARM und Mips heraus

Die Saturn-V-Rakete, welche den ersten Menschen zum Mond transportierte, ist laut NASA die „komplexeste Maschine, die jemals vom Menschen erschaffen wurde“. Was die 32-bit-embedded-Cores angeht, trifft dies auf IBMs neuen Prozessor PowerPC 476FP zu. Er wartet mit Eigenschaften auf, die man bislang nur von Server-Prozessoren kannte.

Um ein Multicore-SoC zu designen, kann man prinzipiell beliebige Cores auf einem Stück Silizium kombinieren. Es gibt jedoch nur wenige speziell für symmetrisches Multiprozessing (SMP) entwickelte Cores, die Eigenschaften wie kohärentes Debugging unterstützen. ARM führte 2004 den ARM11 MPCore ein, gefolgt vom Cortex-A9 MPCore in 2008 und dem Cortex-A5 MPCore in 2009 [1].

Mips hat seit 2008 den MIPS32 1004K im Programm [2]. Alle diese lizenzierbaren 32-bit-Prozessoren unterstützen Zwei-, Drei- oder Vier-Wege-SMP mit kohärenten Speichersystemen.

Mit IBMs neuem PowerPC 476FP betritt ein neuer Wettbewerber die Arena. Mit ihm können SMP-Systeme mit bis zu acht Cores aufgebaut werden (ARM und Mips: jeweils vier), durch die Verbindung von zwei 8-Core-Clustern können sogar 16-Core- Systeme aufgebaut werden. Die Speicher- Kohärenz ist jedoch auf die Cores in jeweils einem Cluster limitiert. Die Taktfrequenz kann bis zu 2 GHz reichen (unter schlechtest denkbaren Annahmen 1,6 GHz), und eine FPU ist auch vorhanden.

Das Design entstand in Kooperation mit der Firma LSI, die den Core dann auch als erstes lizenzierte und ihn für Chips in den Bereichen Netzwerk und Kommunikation einsetzen will. Konkret hat LSI einen konfigurierbaren L2-Cache in das Design eingebracht, der als TCM-Speicher fungiert. IBM hat den antiquierten CoreConnect-Bus-Controller verbessert, der dank Snooping die Kohärenz von L1- und L2-Cache sicherstellen kann.

Der Core ist entweder als Hard-Makro erhältlich (in diesem Fall wird er in IBMs Fabs in einem 45-nm-SOIProzess gefertigt) oder kann als Soft- Core für andere CMOS-Prozesse und Foundries lizenziert werden.

Leistung, Leistung, Leistung

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Das Blockdiagramm des PowerPC 476FP zeigt den kompexesten 32-bit-Embedded-Prozessor-Core, den es je gegeben hat. Standard ist die Big-Endian-Speicheradressierung, er unterstützt aber auch die Little-Endian-Adressierung.

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Das Blockdiagramm des PowerPC 476FP zeigt den kompexesten 32-bit-Embedded-Prozessor-Core, den es je gegeben hat. Standard ist die Big-Endian-Speicheradressierung, er unterstützt aber auch die Little-Endian-Adressierung.

Ein Blick auf das Blockdiagramm reicht aus, um festzustellen, dass es sich bei dem PowerPC 476FP um den komplexesten 32-bit-embedded-Prozessor auf dem Markt handelt. Er basiert auf dem Power-Befehlssatz der Version 2.05. mit BookIII-E-Erweiterungen. Offensichtlich wurde das Design bereits 2008 oder Anfang 2009 eingefroren, bevor das neue ISA der Version 2.06. freigegeben wurde. Damit fehlen die neuen Vektor-Gleitkomma- Operationen, die mit der Version 2.06. eingeführt wurden. Immerhin ist dank BookIII-E Virtualisierung in Single-Core- und Mult-Core-Systemen möglich.

Der Prozessor kann mit seiner neunstufigen Integer-Pipeline vier Befehle zur gleichen Zeit abarbeiten, nutzt eine dynamische Sprungvorhersage, Out-of-Order- und spekulative Befehlsausführung. Um die Pipeline immer gefüllt zu halten, gibt es noch ein spekulatives Prefetching.

Separate Pipelines gibt es für die Verarbeitung von einfachen ALU-Befehlen, komplexen ALU-Befehlen, Multiplikationen/Divisionen, Verzweigungen und Laden/Speichern. Obwohl dank der Multiplizier-/Dividier- Pipeline MAC-Operationen beschleunigt ablaufen, sind die DSP-Fähigkeiten des Cores doch eher als limitiert anzusehen.

Diese superskalare Mikroarchitektur verfehlt ihre Wirkung nicht: 2,5 DMIPS/MHz heben die Rechenleistung auf das Niveau eines ARM-Cortex- A9-MPCores, der MIPS 1004Kf liefert in einer Single-Thread-Konfiguration „nur“ 1,56 DMIPS/MHz. Die FPU unterstützt Gleitkomma- Operationen mit einfacher oder doppelter Genauigkeit und hat separate Pipelines für arithmetische und Laden/ Speichern-Befehle, um Verzögerungen zu vermeiden, wenn auf Daten gewartet werden muss. Die Arithmetik-Pipeline ist sechs Stufen tief, allerdings haben einige komplexe Operationen wie Divisionen längere Latenzzeiten.

Die L1-Caches für Daten und Befehle sind jeweils 32 Kbyte groß und arbeiten vierfach satzassoziativ mit Paritätsschutz und 32 byte Zeilengröße. Programmierer können individuelle Zeilen verriegeln, um den Cache-Controller daran zu hindern, kritische Anweisungen oder Daten rauszuwerfen. Zugriffe auf den Cache benötigen zwei Taktzyklen.

Großer und schneller L2-Cache

Der von LSI designte konfigurierbare L2-Cache-Controller unterstützt 256 Kbyte, 512 Kbyte oder 1 Mbyte (wie der L1-Cache vierfach satzassoziativ). Der L2-Cache wird für die neue Core-Connect-Version PLB6, die SMP-Kohärenz unterstützt, unbedingt erforderlich.

Über zwei Schnittstellen wird der L2-Cache mit dem Core verbunden: Eine 256-bit-Schnittstelle zum Lesen wird mit den L1-Daten- und Befehls- Caches geteilt, eine 128-bit-Schnittstelle zum Schreiben mit dem L1-Daten- Cache. Jede Schnittstelle kann mit Taktfrequenzen von 1:2, 1:3 oder 1:4 in Relation zum Core-Takt betrieben werden. Im Maximalfall (Core 2 GHz, Bus 1,0 GHz) wird daher eine I/OBandbreite von 48 Mbyte/s erreicht. Alle L2-Cache-Transaktionen sind mit fehlerkorrigierenden Codes paritätsgeschützt.

Des weiteren hat der PowerPC 476FP eine Speicherverwaltungseinheit (MMU) mit TLBs, zusätzlichen Puffern für Sprungvorhersagen sowie diverse Timer. Der TLB hat 1024 Einträge, und die MMU kann vier Einträge zeitgleich lesen. Die Page-Größen können von 4 Kbyte bis 1 Gbyte reichen. Der TLB wird durch jeweils acht Einträge umfassende TLBs für Daten und Befehle ergänzt (siehe Blockdiagramm).

Ferner verfügt der Prozessor über separate User- und Supervisor-Modi, die zusammen mit den beschriebenen Eigenschaften den Ablauf von diversen Embedded-Betriebssystemen ermöglichen, die riesige Speichermengen verwalten können. Der 42-bit- Adressraum erlaubt die Nutzung von bis zu 4 Terabyte real existierendem Speicher, der Adressraum für virtuellen Speicher ist sogar 49 bit groß und ermöglicht die Nutzung von 512 Terabyte virtuellem Speicher. Selbst ohne seine SMP-Eigenschaften erinnert der PowerPC 476FP mehr an einen Server- als an einen Embedded-Prozessor. Die beschriebenen Eigenschaften bekommt man freilich nicht geschenkt: Im Gegensatz zum Wettbewerb, dessen Cores in der Regel 1 mm2 oder weniger Silizum belegen, benötigt der PowerPC 476FP 3,6 mm2 – im besten Fall als Hard-Core in IBMs 45-nm-SOI-Prozess mit acht Metallschichten. Als synthetisierbare Version wird er vermutlich noch größer werden.

Was die Leistungsaufnahme angeht, liegt er dank Clock-Gating und anderen Optimierungen „nur“ bei 1,6 W bei 1,6 GHz – also 1 mW pro MHz. Das ist für einen PowerPC-Prozessor zwar bemerkenswert wenig, aber immer noch mehr, als die Konkurrenz von ARM oder Mips aufnimmt.

1. Teil: IBM fordert ARM und Mips heraus
2. Teil: PowerPC vs. ARM Cortex-A9
3. Teil: Mips und das Multithreading

Weiterführende Links:

• Prozessoren: VIA kündigt Nano-X2-Prozessor an
• Globalpress Electronics Summit 2011: MIPS: »64-Bit die Zweite«