32-bit-Core statt DSP

Ein neuer lizenzierbarer Prozessor für den Kommunikationsmarkt

Für die digitale Signalverarbeitung gibt es zwei Ansätze: Reinrassige DSPs oder 32-bit-RISC-Cores, die sich mit entsprechenden Erweiterungen für entsprechende Aufgaben je nach Hersteller mehr oder weniger eignen. Der neue Xtensa-LX-3-Core von Tensilica als Basis der gesamten DSP-Produktlinie soll im Markt der konventionellen DSPs wildern.

Einen DSP auf einem gewöhnlichen RISC-Core aufzubauen, kann durchaus sinnvoll sein: Anders als bei einem reinrassigen DSP kann man für ein SoC, das neben der digitalen Signalverarbeitung auch „normalen“ Programm-Code für die Ablaufsteuerung beinhaltet, unterschiedlich konfigurierte Cores ein und desselben Herstellers verwenden und sämtliche Code-Teile mit denselben Tools in C entwickeln. Prozessoren wie der Xtensa LX3 haben hinsichtlich der Speicherverwaltung sogar alle Voraussetzungen, ein Embedded-Betriebssystem laufen zu lassen.

Neben Tensilica bieten auch andere Hersteller von RISC-Cores wie ARM, Mips oder Virage DSP-Erweiterungen an, allerdings hat keiner seine Produktstrategie so konsequent in Richtung DSP ausgerichtet. Dies ist auch wenig verwunderlich, wenn man sieht, wie ARM, Mips & Co. den Markt in der Steuerebene dominieren. Der neue Prozessor folgt dem Xtensa LX2 nach, der zusammen mit dem Xtensa 7 bislang die Basis für Tensilicas gesamtes Produktportfolio darstellte. An dessen Spitze steht die ConnX-Basisband-Engine (ConnX BBE), mit welcher der Marktführer für lizenzierbare DSP-Cores, Ceva, angegriffen werden soll. Ceva selbst behauptet, 18 % des Basisband-Marktes zu bedienen, darunter MediaTek, Broadcom und ST-Ericsson.

Der spektakulärste Design-Win war aber sicherlich der für Infineons 3G-Chip, der in Apples iPhone 3GS zum Einsatz kommt. Ein DSP bei Tensilica ergibt sich, salopp gesagt, aus einem oder mehreren Cores und Erweiterungen. So handelt es sich bei der ConnX-D2-DSPEngine um einen Xtensa-LX3-Prozessor mit zwei 16-bit-MACs, acht 40-bit-Registern und Erweiterungen, die zwei parallele Operationen in eine 64-bit-Anweisung packen. Je nach Bedarf gibt es für den Kommunikationsmarkt dann noch Produkte mit vier (ConnX Vectra LX), acht (ConnX 545CK DSP) und 16 MACs (ConnX BBE). Durch Tensilicas konfigurierbare Prozessor- Technologie, die flexibelste überhaupt, können Chip-Designer die Basiskonfiguration der Cores an spezifische Anwendungen anpassen, indem sie eigene Erweiterungen der Tensilica Intruction Extension (TIE) genannten Sprache (proprietäres HDL) definieren.

Mit Hilfe eines Xtensa Processor Extension Synthesis (XPRES) genannten Tools können diese Erweiterungen sogar automatisch aus Code, der in C/C++ geschrieben wurde, generiert werden. Am Ende kommt für die Synthese fertige RTL heraus, die mit Standard- Tools weiterverarbeitet werden kann. Neu am Xtensa LX3 sind die ConnX-16-bit-DSP-Erweiterungen, eine kleinere Version der Vectra-LXDSP- Engine, ein Beschleuniger für Gleitkomma-Operationen mit doppelter Genauigkeit, zusätzliche Optionen für den Systembus und Code-Erweiterungen für C- und C++-Programmierer.

Das Bemerkenswerteste sind jedoch eine verringerte Gatterzahl, eine geringere Leistungsaufnahme und höhere mögliche Taktfrequenzen: In einem TSMC-45-nm-Prozess gefertigt, kann der Xtensa LX3 mit 1 GHz getaktet werden, bei nur 60 MHz und auf geringe Leistungsaufnahme optimiert, kommt er mit weniger als 1 mW aus.

Schnellere 64-bit- Gleitkomma-Operationen

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Tabelle 1. Der Hardware-Beschleuniger für Gleitkomma-Operationen verbessert die Rechenleistung um so mehr, je komplexer die Berechnung ist.

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Tabelle 1. Der Hardware-Beschleuniger für Gleitkomma-Operationen verbessert die Rechenleistung um so mehr, je komplexer die Berechnung ist.

Eine Neuheit beim Xtensa LX3 ist der mit doppelter Genauigkeit arbeitende Gleitkomma-Beschleuniger. Er wurde nicht FPU genannt, da er einige typische Eigenschaften einer FPU wie einen eigenen Registersatz nicht aufweist. Dafür werden aber auch nur zusätzlich 11.000 Gatter benötigt.

Tensilica hat schon vor neun Jahren eine FPU vorgestellt, die 25.000 Gatter belegt, mit einfacher Genauigkeit rechnet und eine Berechnung pro Taktzyklus durchführen kann. Der neue Beschleuniger soll bei Anwendungen wie Motor-Steuerungen oder GPS-Empfängern zum Einsatz kommen, die einerseits die doppelte Genauigkeit benötigen, anderer seits diese Berechnungen vergleichsweise selten durchführen, so dass der Zusatzaufwand an Gattern für eine FPU nicht gerechtfertigt erscheint. Gegenüber der Software-Emulation, die wesentlich langsamer arbeitet und zudem nicht-deterministisches Verhalten aufweist (die Dauer hängt von den Daten ab, da sie so lange rechnet, bis eine vorgegebene Genauigkeit erreicht ist), stellt der Hardware-Beschleuniger, der dem neuesten IEEE- 754-2008-Standard genügt, einen großen Fortschritt dar (Tabelle 1).

1. Teil: Ein neuer lizenzierbarer Prozessor für den Kommunikationsmarkt
2. Teil: Mehr Flexibilität beim Systembus
3. Teil: Kleiner, schneller und energiesparender
4. Teil: Mehr DSP-Leistung als die Konkurrenz

Weiterführende Links:

• 32-Bit-MCUs: Microchip bleibt MIPS treu
• Acht der 15 größten LTE-Chipsatz-Hersteller nutzen Tensilica: Tensilica: Nr 1 bei den DSP-Cores für 4G