Komplexe Chip-Designs erfordern umfassenderen Ansatz

End-to-End-Flows werden das IC-Design verändern

Mit Point-Tools kommt man nicht mehr weiter beim IC-Design, ist man bei Cadence überzeugt. Jetzt ist es an der Zeit, einen umfassenderen Ansatz zu wählen.

 

Vollbild

Peter Häringer, Cadence

Schliessen

Peter Häringer, Cadence

Die Anbieter von EDA-Software (Electronic Design Automation) haben sich bislang eher auf individuelle Point-Tools oder auf  Tool-Kombinationen für spezielle Design-Bereiche konzentriert, wie die analoge oder digitale physikalische Implementierung und Verifikation. Nun ist es aber Zeit für eine umfassendere Betrachtung, die über die konventionellen Design-Bereiche hinaus geht und alles Notwendige enthält, um ganz bestimmte Technologieprobleme zu lösen. Die vier technologischen Herausforderungen, für die umfassende Lösungen benötigt werden, sind: digitale Giga-Gate/Gigahertz-Designs, Low-Power-Designs, Mixed-Signal-Designs und 3D ICs mit TSVs (Through-Silicon Via).

Cadence hat kürzlich einen digitalen End-to-End-Flow vorgestellt, der alle diese Technologieanforderungen adressiert. Ein "End-to-End"-Flow ist eine durchgängige Lösung, die über die Grenzen konventioneller Design-Bereiche hinausgeht und es ermöglicht,  Elektronikkomponenten kostengünstig herzustellen. Daher bietet der neue digitale Flow nicht nur Verbesserungen bei den konventionellen Platzierungs- und Routing-Tools, sondern auch bei der Logiksynthese, der Überprüfung von Engineering Change Orders (ECO), der Timing- und Signal-Integrity-Analyse, bei Low-Power-Designs, der Analog/Mixed-Signal-Integration und dem IC/Gehäuse-Co-Design.

Das zu Grunde liegende Prinzip dieses Flows wird als Silicon Realization bezeichnet. Als Teil der EDA360-Vision gibt es für die Silicon Realization drei definierte Anforderungen. Erstens eine einheitliche Darstellung der Design- und Verifikationsziele, die über den gesamten Flow hinweg ausgeführt werden. Zweitens die geeignete Nutzung von unterschiedlichen Abstraktionsebenen für Designs verschiedener Größen, um eine Verbesserung im Hinblick auf Laufzeit, Genauigkeit und Kapazität zu ermöglichen. Und drittens die Konvergenz mit physikalischen und Fertigungs-Daten, die in einem Design resultiert, das an die Fertigung übergeben werden kann.

Cadence hat einige neue Technologien entwickelt, die diese Anforderungen für Silicon Realization über den gesamten End-to-End-Flow unterstützen. Zum Beispiel eine neue Daten-Abstraktionstechnologie, die Blöcke mit Millionen von Instanzen einfach und genau modellieren kann und dadurch nicht nur die Laufzeit um mehr als den Faktor 20 verkürzen, sondern auch das Design von digitalen Giga-Gate/Gigahertz ICs vereinfachen kann.

1. Teil: End-to-End-Flows werden das IC-Design verändern
2. Teil: Beschleunigung der IC-Konvergenz

Weiterführende Links:

• Cadence: Design-for-Manufacturing-Services für 40-nm-Prozess von TSMC
• Der schwierige Weg zum fertigen Chip: Fallstricke bei der Auswahl einer FPGA-basierten Prototyping-Lösung vermeiden
• Encounter RTL-to-GDSII Flow von Cadence beschleunigt High-Performance Giga-Scale 20nm Designs: Cadence verknüpft RTL-Synthese mit physikalischer Implementierung